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目标测试不通过注入的制作方法

目标测试不通过注入
1.交叉引用
2.本专利申请案主张2020年10月16日由佩希(pecha)等人申请的标题为“目标测试不通过注入(targeted test fail injection)”的第17/073,126号美国专利申请案的优先权，所述美国专利申请案转让给本受让人且明确地以全文引用的方式并入本文中。
技术领域
3.技术领域涉及目标测试不通过注入(targeted test fail injection)。

背景技术：

4.存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，二进制存储器单元可编程到两个支持状态中的一个，常常由逻辑1或逻辑0来标示。在一些实例中，单个存储器单元可支持多于两个状态，可存储所述状态中的任一个。为了存取所存储信息，组件可以读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可在存储器装置中写入状态或对状态进行编程。
5.存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器、相变存储器(pcm)、自选存储器、硫属化物存储器技术和其它。存储器单元可为易失性的或非易失性的。非易失性存储器，例如feram，可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。例如dram的易失性存储器装置在与外部电源断开连接时可能会丢失其所存储的状态。

技术实现要素：

6.描述一种设备。所述设备可包含存储器阵列；模式寄存器，其被配置成存储地址是否被强制不通过应用于所述存储器阵列的一或多个测试的指示；和测试电路，其被配置成对所述存储器阵列执行所述一或多个测试，所述测试电路包含第一电路，其被配置成识别被强制不通过所述存储器阵列的所述一或多个测试的所述地址；和第二电路，其被配置成对所述存储器阵列执行测试并且至少部分地基于存储于所述模式寄存器中的所述指示而不通过所述地址。
7.描述了一种方法。所述方法可包含识别地址是否被强制不通过应用于存储器装置的一或多个测试的指示的值；至少部分地基于识别所述指示的所述值，存储所述存储器装置的存储器阵列的地址；接收至少部分地基于存储所述地址而对所述存储器阵列执行测试的命令；和作为所述测试的部分，至少部分地基于所述指示的所述值和存储所述地址，确定所述地址包含一或多个错误。
8.描述另一种设备。所述设备可包含存储器阵列；和控制器，其与所述存储器阵列耦合并且可操作以致使所述设备：识别地址是否被强制不通过应用于所述存储器阵列的一或
多个测试的指示的值；基于识别所述指示的所述值，存储所述存储器阵列的所述地址；接收基于存储所述地址而对所述存储器阵列执行测试的命令；和作为所述测试的部分，基于所述指示的所述值和存储所述地址，确定所述地址包含一或多个错误。
附图说明
9.图1和2说明根据本文所公开的实例的支持目标测试不通过注入的系统的实例。
10.图3说明根据本文所公开的实例的支持目标测试不通过注入的框图的实例。
11.图4说明根据本文所公开的实例的支持目标测试不通过注入的过程流的实例。
12.图5示出根据本文所公开的实例的支持目标测试不通过注入的存储器装置的框图。
13.图6示出说明根据本文所公开的实例的支持目标测试不通过注入的一或多种方法的流程图。
具体实施方式
14.一些存储器装置可包含可使得存储器装置能够执行自测试程序以识别或修复存储器装置中的缺陷的自测试电路系统，例如存储器内置式自测试(mbist)电路系统。在一些实例中，自测试电路系统可被配置成产生用于测试存储器阵列的测试向量和存储器寻址序列。自测试电路系统可被配置成逐步通过用于以下操作的指令序列：将测试向量值写入到存储器阵列；从存储器阵列读取回所述值；和基于从存储器阵列读取的值是否对应于写入到存储器阵列的值确定存储器阵列是否有错误(例如，其是否包含一或多个错误)。
15.在一些情况下，可为有利的是验证或检验自测试电路系统如所配置地进行操作。举例来说，如果自测试电路系统不被验证，那么识别存储器装置中无缺陷的自测试程序可指示存储器阵列不包含错误，或自测试程序的结果可指示自测试程序有错误(例如，自测试电路系统可包含一或多个错误或缺陷)。
16.根据本文中所描述的技术，存储器装置可包含被配置成在测试程序期间有意不通过存储器阵列的一或多个地址的自测试电路系统。自测试电路系统可基于来自存储器装置的模式寄存器的指示存储所述一或多个地址。自测试电路系统可被配置成不通过所存储的地址而不考虑在所存储的地址处写入的数据(例如，值)。举例来说，当对存储器阵列执行自测试程序时，可将存取的地址与所存储的地址进行比较。当所存取的地址匹配存储的地址时，自测试电路系统可基于所述比较产生所存取的地址未通过自测试程序的一或多个测试的指示。在一些实例中，自测试电路系统可被配置成在所产生的指示中识别的地址处执行修复操作。基于自测试电路系统不通过所存储的地址，可验证测试程序和/或自测试电路系统。
17.首先在如参考图1和2所描述的系统和裸片的上下文中描述本公开的特征。在如参考图3和4所描述的框图和过程流的上下文中描述本公开的特征。通过涉及参考图5和6所描述的涉及目标测试不通过注入的设备图和流程图进一步说明并且参考所述设备图和流程图进一步描述本公开的这些和其它特征。
18.图1说明根据本文所公开的实例的支持目标测试不通过注入的系统100的实例。系统100可包含主机装置105、存储器装置110以及将主机装置105与存储器装置110耦合的多
个信道115。系统100可包含一或多个存储器装置110，但所述一或多个存储器装置110的方面可在单个存储器装置(例如，存储器装置110)的上下文中描述。
19.系统100可包含如计算装置、移动计算装置、无线装置、图形处理装置、车辆或其它系统的电子装置的部分。举例来说，系统100可说明计算机、手提式计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、互联网连接装置、车辆控制器等的各方面。存储器装置110可以是可用于存储用于系统100的一或多个其它组件的数据的系统的组件。
20.系统100的至少部分可为主机装置105的实例。主机装置105可以是使用存储器执行过程的装置内的处理器或其它电路的实例，例如在计算装置、移动计算装置、无线装置、图形处理装置、计算机、手提式计算机、平板计算机、智能电话、蜂窝式电话、可穿戴装置、因特网连接装置、车辆控制器、芯片上系统(soc)或某一其它固定或便携式电子装置以及其它实例内。在一些实例中，主机装置105可指代实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可称为主机或主机装置105。
21.存储器装置110可以是可操作以提供可由系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可为可配置的以与一或多个不同类型的主机装置一起工作。主机装置105与存储器装置110之间的信令可为可操作的以支持以下中的一或多个：用以调制信号的调制方案、用于传送信号的各种引脚配置、用于主机装置105和存储器装置110的物理封装的各种外观尺寸、主机装置105与存储器装置110之间的时钟信令和同步、定时惯例，或其它因素。
22.存储器装置110可为可操作的以存储用于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的从属型装置(例如，响应和执行由主机装置105通过外部存储器控制器120提供的命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多个。
23.主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(bios)组件130或例如一或多个外围组件或一或多个输入/输出控制器的其它组件中的一或多个。主机装置105的组件可使用总线135彼此耦合。
24.处理器125可为可操作的以提供用于系统100的至少部分或主机装置105的至少部分的控制或其它功能性。处理器125可以是通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或这些组件的组合。在此类实例中，处理器125可为中央处理单元(cpu)、图形处理单元(gpu)、通用gpu(gpgpu)或soc的实例，以及其它实例。在一些实例中，外部存储器控制器120可由处理器125实施或为所述处理器的一部分。
25.bios组件130可以是包含作为固件操作的bios的软件组件，其可初始化且运行系统100或主机装置105的各种硬件组件。bios组件130还可管理处理器125与系统100或主机装置105的各种组件之间的数据流。bios组件130可包含存储于只读存储器(rom)、快闪存储器或其它非易失性存储器中的一或多个中的程序或软件。
26.存储器装置110可包含装置存储器控制器155和一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的所要容量或指定容量。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b和/或本地存储器控制器165-n)以及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、存储器阵列
170-n)。存储器阵列170可以是存储器单元的集合(例如，一或多个网格、一或多个存储体、一个或多个平铺块、一或多个区段)，其中每一存储器单元可用于存储至少一位数据。包含两个或更多个存储器裸片的存储器装置110可称为多裸片存储器或多裸片封装，或多芯片存储器或多芯片封装。
27.存储器裸片160可为二维(2d)存储器单元阵列的实例，或可为三维(3d)存储器单元阵列的实例。2d存储器裸片160可包含单个存储器阵列170。3d存储器裸片160可包含两个或更多个存储器阵列170，其可彼此上下堆叠或紧挨着彼此定位(例如相对于衬底)。在一些实例中，3d存储器裸片160中的存储器阵列170可称为叠组、层级、层或裸片。3d存储器裸片160可包含任何数量的堆叠式存储器阵列170(例如，两个高的堆叠式存储器阵列、三个高的堆叠式存储器阵列、四个高的堆叠式存储器阵列、五个高的堆叠式存储器阵列、六个高的堆叠式存储器阵列、七个高的堆叠式存储器阵列、八个高的堆叠式存储器阵列)。在一些3d存储器裸片160中，不同叠组可共享至少一个共同存取线，使得一些叠组可共享字线、数字线和/或板线中的至少一个。
28.装置存储器控制器155可包含可用于控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使得存储器装置110能够执行各种操作的硬件、固件或指令，且可用于接收、发射或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可用于与外部存储器控制器120、所述一或多个存储器裸片160或处理器125中的一或多个通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中所描述的存储器装置110的操作。
29.本地存储器控制器165(例如，对于存储器裸片160在本地)可包含可操作以控制存储器裸片160的操作的电路、逻辑或组件。在一些实例中，本地存储器控制器165可用于与装置存储器控制器155通信(例如，接收或发射数据或命令或这两者)。在一些实例中，存储器装置110可不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器120可执行本文中所描述的各种功能。由此，本地存储器控制器165可操作以与装置存储器控制器155、与其它本地存储器控制器165或直接与外部存储器控制器120或处理器125或其组合通信。装置存储器控制器155或本地存储器控制器165或这两者中可包含的组件的实例可包含用于(例如，从外部存储器控制器120)接收信号的接收器、用于发射信号(例如，到外部存储器控制器120)的发射器、用于解码或解调所接收信号的解码器、用于编码或调制待发射信号的编码器，或可操作用于支持所描述的装置存储器控制器155或本地存储器控制器165或这两者的操作的各种其它电路或控制器。
30.外部存储器控制器120可用于使得能够在系统100或主机装置105的组件(例如，处理器125)与存储器装置110之间传达信息、数据或命令中的一或多个。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100的其它组件或主机装置105或本文中所描述的功能可由处理器125实施。例如，外部存储器控制器120可为由处理器125或系统100的其它组件或主机装置105实施的硬件、固件或软件或其某一组合。虽然外部存储器控制器120描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或本文中所描述的功能可由存储器装置110的一或多个组件(例如，装置存储器控制器155、本地存储器控制器165)实施，反之亦可。
31.主机装置105的组件可使用一或多个信道115与存储器装置110交换信息。信道115可为可操作的以支持外部存储器控制器120与存储器装置110之间的通信。每一信道115可为在主机装置105与存储器装置之间运载信息的发射媒体的实例。每一信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或发射媒体(例如，导体)。信号路径可以是可操作以运载信号的导电路径的实例。举例来说，信道115可包含第一端子，其包含在主机装置105处的一或多个引脚或衬垫以及在存储器装置110处的一或多个引脚或衬垫。引脚可以是系统100的装置的导电输入或输出点的实例，且引脚可为可操作的以充当信道的部分。
32.信道115(和相关联的信号路径和端子)可专用于传送一或多种类型的信息。举例来说，信道115可包含一或多个命令和地址(ca)信道186、一或多个时钟信号(ck)信道188、一或多个数据(dq)信道190、一或多个其它信道192，或其组合。在一些实例中，可使用单倍数据速率(sdr)信令或双倍数据速率(ddr)信令在信道115上传送信令。在sdr信令中，信号的一个调制符号(例如，信号电平)可针对每一时钟循环(例如，在时钟信号的上升或下降沿上)进行登记。在ddr信令中，信号的两个调制符号(例如，信号电平)可针对每一时钟循环(例如，在时钟信号的上升沿和下降沿上)进行登记。
33.在一些情况下，系统100可包含自测试电路系统175和测试套环180。自测试电路系统175可配置成对存储器装置110执行自测试程序以检测存储器装置110内的缺陷、故障或错误。测试套环180可配置成用以致使存储器装置110在测试模式期间与自测试电路系统175通信并且在正常模式期间与主机装置105通信。测试套环180可与信道115耦合。
34.根据本文中所描述的技术，自测试电路系统175可被配置成例如基于来自存储器装置110的模式寄存器的指示，存储存储器阵列170的一或多个地址。自测试电路系统175可被配置成不通过所存储的地址而不考虑在所存储的地址处写入的数据(例如，值)。举例来说，当对存储器阵列170执行自测试程序时，存取的地址可与自测试电路系统175处所存储的地址进行比较。当所存取的地址匹配存储的地址时，自测试电路系统175可基于所述比较产生所存取的地址未通过自测试程序的一或多个测试的指示。在一些实例中，自测试电路系统175可被配置成在所产生的指示中识别的地址处对存储器阵列170执行修复操作。基于自测试电路系统175不通过所存储的地址，存储器装置110或主机装置105的用户可检验或验证自测试电路系统175的操作。
35.系统100可包含可被主机装置105和存储器装置110两者存取的一或多个寄存器。一或多个寄存器可包含一或多个模式寄存器和一或多个其它寄存器。在一些实例中，一或多个模式寄存器可被配置成存储地址是否被强制不通过应用于存储器阵列的一或多个测试的指示和/或测试程序即将开始的指示。在一些实例中，一或多个模式寄存器可存储将不被通过的一或多个存储器地址。在一些实例中，一或多个其它寄存器可存储将不被通过的一或多个存储器地址。主机装置105可被配置成将值写入到一或多个寄存器。在一些情况下，主机装置105可使用负载模式寄存器命令将指示写入到一或多个模式寄存器。存储器装置110可读取模式寄存器并且相应地执行程序。在一些情况下，作为激活命令的部分，主机装置105可写入将不被通过的一或多个地址。
36.图2说明根据本文所公开的实例的支持目标测试不通过注入的系统200的实例。系统200可以是参考图1所描述的系统100的实例。系统200可包含自测试电路系统205和存储
器装置210。存储器装置210可为参考图1所描述的存储器装置110的实例。存储器装置210可包含或可耦合到信道集215(例如，信道215-a、215-b、215-c和215-d)以用于例如与自测试电路系统205、主机装置、另一装置或其任何组合连通信息。自测试电路系统205可为参考图1所描述的自测试电路系统175的实例。在一些实例中，自测试电路系统205可包含与控制器225耦合的定序器、不通过注入电路230和响应分析器240。定序器可被配置成从控制器225接收一或多个命令并且产生用以起始不通过注入电路230的一或多个信号。
37.自测试电路系统205可被配置成对存储器装置210执行自测试程序以检测存储器装置210中的缺陷、故障或错误。举例来说，自测试电路系统205可被配置成使用一或多个验证算法检查存储器装置210中的错误，所述验证算法例如马彻(march)算法、棋盘格(checkerboard)算法或另一算法，或其组合。验证算法可例如由自测试电路系统205执行以将值写入到存储器装置210中的存储器单元，从存储器单元读取值，以及确定从存储器单元读取的值是否匹配写入到存储器单元的值。此类验证算法可用于检测存储器装置210的一或多个存储器阵列中的各种故障，例如卡固故障(其中存储器单元的状态“卡死”在特定值)、转变故障(其中存储器单元未能从0转变为1，或未能从1转变为0)，以及耦合故障(其中将值写入到一个存储器单元影响附近存储器单元的值)。
38.在一些实例中，系统200可包含作为存储器装置210的标准操作模式的部分可用于使存储器装置210在与自测试电路系统205通信和与主机装置通信之间切换的测试套环220。举例来说，测试套环220可在正常操作期间使存储器装置210与一或多个可操作组件245(例如，主机装置)耦合，并且可在自测试程序期间使存储器装置210与自测试电路系统205耦合。在一些实例中，测试套环220可被配置成从外部控制器，例如从主机装置接收信号，并且可基于所述信号使存储器装置210与自测试电路系统205或与另一装置耦合。测试套环220可为参考图1所描述的测试套环180的实例。
39.自测试电路系统205可被配置成在存储器装置210上实施一或多个测试。在一些实例中，控制器225可被配置成起始自测试程序。控制器225可产生并输出用于对存储器装置210执行验证算法的一或多个模式。此类模式可包含存储器存取指令、测试向量(例如，将写入到存储器装置210的逻辑状态集)、存储器地址序列，或这些用于执行验证算法的组合。在一些实例中，控制器225可包含用于产生存储器地址的地址产生器。在一些实例中，控制器225可包含基于计数器的电路或用于产生测试向量的线性反馈移位寄存器。
40.在一些实例中，自测试电路系统205可在自测试程序中使用不通过注入电路230和响应分析器240验证或检验自测试电路系统205的操作。控制器225可例如基于来自存储器装置210的模式寄存器的指示，将不通过注入电路配置为存储存储器装置210的一或多个地址。响应分析器240可与不通过注入电路230和存储器装置210耦合。响应分析器240可在自测试程序期间接收由存储器装置210输出的数据(例如，响应于读取指令)。响应分析器240可将所接收数据的地址与存储于不通过注入电路230处的地址进行比较。当地址匹配存储的地址时，响应分析器240可针对所述地址产生失效指示(可被称为“不通过”)而与所接收的数据无关。
41.响应分析器240可输出存储器装置210是否包含一或多个错误的指示，所述一或多个错误可包含基于来自不通过注入电路230的输入产生的不通过。在一些情况下，响应分析器240可被称为输出响应分析器。在一些情况下，响应分析器240可包含一或多个比较器或
其它支持电路系统。在一些情况下，响应分析器240的输出可基于一或多个错误的存在而致使修复存储器阵列。举例来说，可使用构建到存储器阵列中的冗余线替换故障导电线。响应分析器240或主机装置可基于响应分析器240的输出而致使此类修复发生。在一些实例中，基于响应分析器240报告针对存储于不通过注入电路230处的地址的不通过，存储器装置210、可操作组件245或主机装置的用户可检验或验证自测试电路系统205的操作。
42.图3说明根据本文所公开的实例的支持目标测试不通过注入的框图300的实例。在一些实例中，框图300中说明的组件可包含在存储器装置的自测试电路系统(例如参考图1和2描述的自测试电路系统175或自测试电路系统205)中。
43.自测试电路系统可被配置成对存储器装置执行自测试程序以检测存储器装置内的缺陷、故障或错误。举例来说，自测试电路系统可将值写入到存储器装置的存储器阵列中的存储器单元，从存储器单元读取值，以及确定从存储器单元读取的值是否匹配写入到存储器单元的值。地址计数器305可产生存储器单元的地址335以在自测试程序中对其进行测试。可在命令控制器310处输入地址335，所述命令控制器310可确定(例如，基于与自测试程序相关联的验证算法)将在对应于地址335的存储器单元上执行的操作(例如，读取、写入、修改或其任何组合)。命令控制器310可在命令365中指示将在地址335处执行所确定的操作。
44.基于命令365，自测试电路系统可从存储器阵列接收数据345，其中数据345可对应于地址335。不通过检测电路系统325可基于命令365将所接收数据345与预期数据进行比较，并且确定数据345中是否存在错误。不通过检测电路系统325可基于所述比较输出不通过指示355。不通过指示355可包含指示是否存在错误的值(例如，“1”可指示存在错误且“0”可指示不存在错误)。基于不通过指示355，不通过地址锁存器320可接收指示在地址335处是否存在错误的不通过旗标360。基于不通过旗标360，不通过地址锁存器320可输出不通过地址，所述不通过地址可输出存储器装置是否包含一或多个错误的指示370。在一些情况下，指示370可基于存在一或多个错误而致使修复存储器阵列。
45.在一些情况下，可为有利的是验证或检验框图300的自测试电路系统如所配置地进行操作。举例来说，如果自测试电路系统不被验证，那么识别存储器装置中无缺陷的指示370可指示存储器阵列不包含错误，或不存在所识别的错误可指示框图300的一或多个组件有错误且未能检测到存储器阵列中存在的错误。
46.在一些情况下，用户可通过对具有已知缺陷的存储器阵列执行自测试程序来验证自测试电路系统以检验自测试电路系统准确地识别所述缺陷。然而，此技术可包含相对大数量的材料来用于测试多种不通过模式以验证自测试电路系统的一些或所有部分。
47.根据本文中所描述的技术，自测试电路系统可包含被配置成存储(例如，锁存)存储器阵列的一或多个地址的锁存器和比较电路系统315。锁存器和比较电路系统315可例如从存储器装置的模式寄存器接收不通过注入指示340。基于不通过注入指示340，锁存器和比较电路系统315可被配置成不通过所存储的地址而与在所存储的地址处写入的数据无关。在一些实例中，不通过注入指示340可包含指示是否应不通过所存储的地址的值。举例来说，“1”可指示锁存器和比较电路系统315将不通过所存储的地址且“0”可指示将停用锁存器和比较电路系统315。
48.在实例中，地址计数器305输出的地址335可输入到锁存器和比较电路系统315。如
果地址335匹配锁存器和比较电路系统315处存储的地址，那么锁存器和比较电路系统315可输出强制不通过指示350(可被称为不通过脉冲)，其包含指示将不通过地址335而与数据345无关的值(例如，“1”)。在一些实例中，强制不通过指示350和不通过指示355可充当用于逻辑or门330的输入，且or门330可输出不通过旗标360。基于自测试电路系统不通过所存储的地址，存储器装置的用户可检验或验证自测试电路系统的操作。举例来说，用户可基于强制不通过指示通过根据指示370识别地址335处执行的修复操作，检验地址335不被通过。
49.图4说明根据本文所公开的实例的支持目标测试失败注入的过程流400的实例。在一些实例中，过程流400可说明参考图1和2所描述的系统100和200的方面的实施方案。举例来说，过程流400可包含与主机装置405和存储器装置410(其可为参考图1和2描述的对应装置的实例)中的一或多个相关联的实例发射或操作。在过程流400的以下描述中，主机装置405和存储器装置410之间的发射可以不同于示出的实例次序的次序发射，或者由主机装置405和存储器装置410执行的操作可以不同次序或在不同时间执行。也可从过程流400省略一些发射或操作，且可将其它发射或操作添加到过程流400。由主机装置405和存储器装置410执行的发射和操作可支持改进存储器装置410操作，并且在一些实例中，可促进提高存储器装置410可靠性，以及其它益处。
50.在一些实例中，在415处，存储器装置410可接收负载模式寄存器命令。负载模式寄存器命令可在自测试程序期间指示存储器装置410处的自测试电路系统注入不通过以检验或验证自测试电路系统的操作。在一些实例中，在420处，存储器装置410可接收激活命令以将存储器装置410的存储器阵列的一或多个地址存储于例如自测试电路系统的模式寄存器中。
51.在425处，存储器装置410可例如基于负载模式寄存器命令和激活命令，识别和存储一或多个地址。举例来说，存储器装置410可识别负载模式寄存器命令中的指示的值(例如，“1”)。存储器装置410可将一或多个地址存储(例如，锁存)于自测试电路系统中或寄存器中。在一些实例中，存储器装置410可基于存储于模式寄存器中的指示，制止基于接收到激活命令而激活与一或多个地址相关联的存取线(例如，字线、数字线或这两者)。在一些实例中，存储器装置可将所述指示存储于模式寄存器中。
52.在430处，存储器装置410可接收例如使用一或多个测试对存储器阵列执行自测试程序的命令。在一些实例中，所述命令可为第二负载模式寄存器命令。在一些实例中，存储器装置410可识别所述命令中的指示的值，其中所述值可指示自测试电路系统将对存储器阵列执行自测试程序。所述命令中的指示可存储于存储器装置410的第二模式寄存器中。
53.在435处，存储器装置410可例如使用自测试电路系统对存储器阵列执行自测试程序。存储器装置410可基于接收到所述命令(例如，第二负载模式寄存器命令)执行自测试程序。在一些实例中，在自测试程序期间存取的地址可与所存储的一或多个地址进行比较。当所存取的地址匹配存储地址时，自测试电路系统可基于所述比较产生所存取的地址未通过自测试程序的一或多个测试的指示，而不考虑在所存取的地址处写入的数据(例如，值)。
54.在一些实例中，在440处，存储器装置410可在产生的指示中所指示地址处对存储器阵列执行修复操作。存储器装置410或主机装置405的用户可基于识别在所指示的地址处执行的修复操作，检验或验证自测试电路系统在存储器装置410处的操作。
55.图5示出根据本文所公开的实例的支持目标测试失败注入的存储器装置520的框
图500。存储器装置520可为如参考图1到4描述的存储器装置的方面的实例。存储器装置520或其各种组件可以是用于执行如本文中所描述的目标测试不通过注入的各个方面的构件的实例。举例来说，存储器装置520可包含指示管理器525、地址存储组件530、命令管理器535、阵列测试管理器540、激活组件545，或其任何组合。这些组件中的每一个可彼此直接或间接(例如经由一或多个总线)通信。
56.指示管理器525可被配置成提供或支持用于识别地址是否是被强制不通过应用于存储器装置的一或多个测试的指示的值的构件。地址存储组件530可被配置成提供或支持用于至少部分地基于识别指示的值而存储存储器装置的存储器阵列的地址的构件。命令管理器535可被配置成提供或支持用于至少部分地基于存储地址而接收对存储器阵列执行测试的命令的构件。阵列测试管理器540可被配置成提供或支持用于作为测试的部分，至少部分地基于所述指示的值和存储所述地址而确定所述地址包含一或多个错误的构件。
57.在一些实例中，命令管理器535可被配置成提供或支持用于至少部分地基于确定所述地址包含一或多个错误而发射对存储器阵列执行修复操作的第二命令的构件。
58.在一些实例中，命令管理器535可被配置成提供或支持用于接收激活命令以将地址存储于所述存储器装置的测试电路的模式寄存器中的构件，其中至少部分地基于接收到激活命令而将所述地址存储于模式寄存器中。在一些实例中，激活组件545可被配置成提供或支持用于制止至少部分地基于接收到激活命令而激活存储器装置的存取线的构件。
59.在一些实例中，为支持接收对存储器阵列执行测试的命令，指示管理器525可被配置成提供或支持用于识别是否对存储器阵列执行测试的第二指示的第二值的构件。
60.在一些实例中，所述指示存储于第一模式寄存器中。在一些实例中，所述第二指示存储于第二模式寄存器中。
61.在一些实例中，使用第一负载模式寄存器命令将所述指示的值存储于第一模式寄存器中。在一些实例中，使用第二负载模式寄存器命令将第二指示的第二值存储于第二模式寄存器中。
62.在一些实例中，指示管理器525可被配置成提供或支持用于将指示测试电路将对存储器阵列执行测试的第二指示发射到测试电路的构件，所述指示至少部分地基于所述指示的值。
63.在一些实例中，至少部分地基于负载模式寄存器命令识别所述指示的值。
64.图6示出说明根据本文所公开的实例的支持目标测试不通过注入的方法600的流程图。方法600的操作可由如本文所描述的存储器装置或其组件实施。举例来说，可由如参考图1到5所描述的存储器装置来执行方法600的操作。在一些实例中，存储器装置可执行指令集以控制装置的功能元件执行下文所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述的功能的方面。
65.在605处，所述方法可包含识别地址是否被强制不通过应用于存储器装置的一或多个测试的指示的值。可根据本文中所描述的方法执行605的操作。在一些实例中，可由参考图5所描述的指示管理器525执行605的操作的方面。
66.在610处，所述方法可包含至少部分地基于识别指示的值，存储存储器装置的存储器阵列的地址。可根据本文中所描述的方法执行610的操作。在一些实例中，可由参考图5所描述的地址存储组件530执行610的操作的方面。
67.在615处，所述方法可包含接收至少部分地基于存储所述地址而对存储器阵列执行测试的命令。可根据本文中所描述的方法执行615的操作。在一些实例中，可由参考图5所描述的命令管理器535执行615的操作的方面。
68.在620处，所述方法可包含作为测试的部分，至少部分地基于所述指示的值和存储所述地址，确定所述地址包含一或多个错误。可根据本文中所描述的方法执行620的操作。在一些实例中，可由参考图5所描述的阵列测试管理器540执行620的操作的方面。
69.在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法600。所述设备可包含用于以下操作的特征、电路系统、逻辑、装置或指令(例如，非暂时性计算机可读媒体存储的可由处理器执行的指令)：识别地址是否被强制不通过应用于存储器装置的一或多个测试的指示的值；至少部分地基于识别所述指示的所述值，存储所述存储器装置的存储器阵列的地址；接收至少部分地基于存储所述地址而对所述存储器阵列执行测试的命令；和作为所述测试的部分，至少部分地基于所述指示的所述值和存储所述地址，确定所述地址包含一或多个错误。
70.本文所描述的方法600和设备的一些实例可另外包含用于以下操作的操作、特征、电路系统、逻辑、装置或指令：至少部分地基于确定所述地址包含一或多个错误，发射对存储器阵列执行修复操作的第二命令。
71.本文所描述的方法600和设备的一些实例可另外包含用于以下操作的操作、特征、电路系统、逻辑、装置或指令：接收激活命令以将所述地址存储于存储器装置的测试电路的模式寄存器中，其中可至少部分地基于接收到所述激活命令而将所述地址存储于所述模式寄存器中；和制止至少部分地基于接收到所述激活命令而激活所述存储器装置的存取线。
72.在本文所描述的方法600和设备的一些实例中，识别是否可对所述存储器阵列执行所述测试的第二指示的第二值。
73.在本文所描述的方法600和设备的一些实例中，所述指示可存储于第一模式寄存器中且第二指示可存储于第二模式寄存器中。
74.在本文所描述的方法600和设备的一些实例中，可使用第一负载模式寄存器命令将所述指示的值存储于第一模式寄存器中，且可使用第二负载模式寄存器命令将第二指示的第二值存储于第二模式寄存器中。
75.本文所描述的方法600和设备的一些实例可另外包含用于以下操作的操作、特征、电路系统、逻辑、装置或指令：将指示测试电路可对存储器阵列执行测试的第二指示发射到测试电路，所述指示至少部分地基于所述指示的值。
76.在本文所描述的方法600和设备的一些实例中，可至少部分地基于负载模式寄存器命令识别所述指示的值。
77.应注意，本文中所描述的方法描述可能的实施方案，且操作和步骤可以重新布置或以其它方式加以修改，且其它实施方案是可能的。另外，可组合来自所述方法中的两种或更多种的部分。
78.描述一种设备。所述设备可包含存储器阵列；模式寄存器，其被配置成存储地址是否被强制不通过应用于所述存储器阵列的一或多个测试的指示；和测试电路，其被配置成对所述存储器阵列执行所述一或多个测试，所述测试电路包含第一电路，其被配置成识别被强制不通过所述存储器阵列的所述一或多个测试的所述地址；和第二电路，其被配置成
对所述存储器阵列执行测试并且至少部分地基于存储于所述模式寄存器中的所述指示而不通过所述地址。
79.在所述设备的一些实例中，第一电路包含被配置成存储可强制不被通过的地址的寄存器。
80.在所述设备的一些实例中，所述第一电路包含逻辑，其被配置成接收指示所述地址是否可能被强制不通过的第一输入和指示所述地址是否包含一或多个错误的第二输入并且被配置成至少部分地基于所述第一输入或所述第二输入产生所述地址未通过所述一或多个测试的旗标。
81.在所述设备的一些实例中，第二模式寄存器基于所述模式寄存器存储所述指示而存储所述地址。
82.在所述设备的一些实例中，第二电路基于寄存器存储所述地址而执行测试。
83.在所述设备的一些实例中，所述指示是指示一或多个地址是否可能被强制不通过应用于所述存储器阵列的所述一或多个测试，所述一或多个地址包含所述地址，且所述第二电路可被进一步配置成基于存储于所述模式寄存器中的所述指示而不通过所述一或多个地址。
84.在所述设备的一些实例中，所述第二电路可被进一步配置成基于不通过所述地址而执行修复操作。
85.在所述设备的一些实例中，所述第二电路可被进一步配置成基于存储于所述模式寄存器中的所述指示而不通过所述地址。
86.在所述设备的一些实例中，所述测试电路可被进一步配置成在所述测试电路的所述第二电路可能已执行所述测试之后致使所述设备重置所述指示。
87.在所述设备的一些实例中，模式寄存器可被进一步配置成基于负载模式寄存器命令而存储所述指示。
88.描述另一种设备。所述设备可包含存储器阵列；和控制器，其与所述存储器阵列耦合并且可操作以致使所述设备：识别地址是否被强制不通过应用于所述存储器阵列的一或多个测试的指示的值；基于识别所述指示的所述值，存储所述存储器阵列的所述地址；接收基于存储所述地址而对所述存储器阵列执行测试的命令；和作为所述测试的部分，基于所述指示的所述值和存储所述地址，确定所述地址包含一或多个错误。
89.在一些实例中，所述设备可包含测试电路，其被配置成对所述存储器阵列执行所述一或多个测试，其中所述控制器可进一步可操作以致使所述设备：接收负载模式寄存器命令，其中基于接收到所述负载模式寄存器命令而识别所述指示的所述值；和接收激活命令以将所述地址存储于所述测试电路的寄存器中，其中基于接收到所述激活命令而将所述地址存储于所述寄存器中。
90.在所述设备的一些实例中，所述控制器可进一步可操作以致使所述设备识别是否可对所述存储器阵列执行所述测试的第二指示的第二值，其中接收对所述存储器阵列执行所述测试的所述命令可基于识别所述第二值。
91.可使用多种不同技术和技艺中的任一种来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信令说
明为单个信号；然而，信号可表示信号的总线，其中所述总线可具有多种位宽度。
92.术语“电子连通”、“导电接触”、“连接”和“耦合”可以指组件之间支持电子在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或导电接触或连接或耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含如开关、晶体管或其它组件的中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管等一或多个中间组件来中断所连接组件之间的信号流一段时间。
93.术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传达，在闭路关系中，信号能够通过导电路径在组件之间传达。当例如控制器等组件将其它组件耦合在一起时，组件起始允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。
94.术语“隔离”是指信号当前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，则组件彼此隔离。举例来说，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器隔离两个组件时，所述控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
95.本文中论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些实例中，衬底是半导体晶片。在其它实例中，衬底可以是绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
96.本文中所论述的开关组件或晶体管可表示场效应晶体管(fet)，且包括包含源极、漏极和栅极的三端装置。所述端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂，例如简并，半导体区。源极与漏极可通过经轻掺杂半导体区或沟道分离。如果沟道是n型的(即，大部分载体为电子)，那么fet可被称为n型fet。如果沟道是p型的(即，大部分载体为电洞)，那么fet可被称为p型fet。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型fet或p型fet可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“解除激活”。
97.本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。详细描述包含具体细节，以提供对所描述技术的理解。然而，可在没有这些具体细节的情况下实践这些技术。在一些情况下，以框图形式示出熟知结构和装置，以免混淆所描述实例的概念。
98.在附图中，类似组件或特征可以具有相同的参考标记。另外，可通过在参考标记之后跟着短划线及在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果说
明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者，与第二参考标记无关。
99.本文中所描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果以由处理器执行的软件来实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以发射。其它实例和实施方案在本公开和所附权利要求书的范围内。举例来说，归因于软件的性质，本文中所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或任何这些的组合来实施。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。
100.举例来说，可用通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其设计成执行本文中所描述的功能的任何组合来实施或执行结合本文中的公开内容而描述的各种说明性块和模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如，dsp与微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器，或任何其它此配置)。
101.并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一者”或“中的一或多个”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得例如a、b或c中的至少一者的列表意指a或b或c或ab或ac或bc或abc(即，a和b和c)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件a”的示范性步骤可基于条件a和条件b两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。
102.计算机可读媒体包含非暂时性计算机存储媒体以及包含促进将计算机程序从一处传递到另一处的任何媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括ram、只读存储器(rom)、电可擦除可编程rom(eeprom)、压缩光盘(cd)rom或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于携载或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。并且，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(dsl)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源发射软件，那么所述同轴电缆、光纤电缆、双绞线、数字订户线(dsl)或例如红外线、无线电和微波的无线技术包含在媒体的定义中。如本文所使用的磁盘和光盘包含压缩光盘(cd)、激光光盘、光学光盘、数字多功能光盘(dvd)、软磁盘和蓝光光盘，其中磁盘通常是以磁性方式再现数据，而光盘是用激光以光学方式再现数据。以上各者的组合也包含在计算机可读媒体的范围内。
103.提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本公开不限于本文中所描述的实例和设计，而是被赋予与本文公开的原理和新颖特征一致的最宽范围。

技术特征：

1.一种设备，其包括：存储器阵列；模式寄存器，其被配置成存储地址是否被强制不通过应用于所述存储器阵列的一或多个测试的指示；和测试电路，其被配置成对所述存储器阵列执行所述一或多个测试，所述测试电路包括：第一电路，其被配置成识别被强制不通过所述存储器阵列的所述一或多个测试的所述地址；和第二电路，其被配置成对所述存储器阵列执行测试并且至少部分地基于存储于所述模式寄存器中的所述指示而不通过所述地址。2.根据权利要求1所述的设备，其中所述第一电路包括：寄存器，其被配置成存储被强制不通过的所述地址。3.根据权利要求2所述的设备，其中所述第一电路包括：逻辑，其被配置成接收指示所述地址是否被强制不通过的第一输入和指示所述地址是否包含一或多个错误的第二输入并且被配置成至少部分地基于所述第一输入或所述第二输入产生所述地址未通过所述一或多个测试的旗标。4.根据权利要求2所述的设备，其中所述寄存器至少部分地基于所述模式寄存器存储所述指示而存储所述地址。5.根据权利要求4所述的设备，其中所述第二电路至少部分地基于所述寄存器存储所述地址而执行所述测试。6.根据权利要求1所述的设备，其中：所述指示是指示一或多个地址是否被强制不通过应用于所述存储器阵列的所述一或多个测试，所述一或多个地址包括所述地址；且所述第二电路被进一步配置成至少部分地基于存储于所述模式寄存器中的所述指示而不通过所述一或多个地址。7.根据权利要求1所述的设备，其中所述第二电路被进一步配置成至少部分地基于不通过所述地址而执行修复操作。8.根据权利要求1所述的设备，其中所述第二电路被进一步配置成至少部分地基于存储于所述模式寄存器中的所述指示而不通过所述地址。9.根据权利要求1所述的设备，其中所述测试电路被进一步配置成在所述测试电路的所述第二电路已执行所述测试之后致使所述设备重置所述指示。10.根据权利要求1所述的设备，其中所述模式寄存器被进一步配置成至少部分地基于负载模式寄存器命令而存储所述指示。11.一种方法，其包括：识别地址是否被强制不通过应用于存储器装置的一或多个测试的指示的值；至少部分地基于识别所述指示的所述值，存储所述存储器装置的存储器阵列的地址；接收至少部分地基于存储所述地址而对所述存储器阵列执行测试的命令；和作为所述测试的部分，至少部分地基于所述指示的所述值和存储所述地址，确定所述地址包含一或多个错误。12.根据权利要求11所述的方法，其另外包括：
至少部分地基于确定所述地址包含所述一或多个错误，发射对所述存储器阵列执行修复操作的第二命令。13.根据权利要求11所述的方法，其另外包括：接收激活命令以将所述地址存储于所述存储器装置的测试电路的寄存器中，其中至少部分地基于接收到所述激活命令而将所述地址存储于所述寄存器中；和制止至少部分地基于接收到所述激活命令而激活所述存储器装置的存取线。14.根据权利要求11所述的方法，其中接收对所述存储器阵列执行所述测试的所述命令另外包括：识别是否对所述存储器阵列执行所述测试的第二指示的第二值。15.根据权利要求14所述的方法，其中：所述指示存储于第一模式寄存器中；且所述第二指示存储于第二模式寄存器中。16.根据权利要求11所述的方法，其另外包括：将指示所述测试电路将对所述存储器阵列执行所述测试的第二指示发射到测试电路，所述指示至少部分地基于所述指示的所述值。17.根据权利要求11所述的方法，其中至少部分地基于负载模式寄存器命令识别所述指示的所述值。18.一种设备，其包括：存储器阵列；和控制器，其与所述存储器阵列耦合并且可操作以致使所述设备：识别地址是否被强制不通过应用于所述存储器阵列的一或多个测试的指示的值；至少部分地基于识别所述指示的所述值，存储所述存储器阵列的所述地址；接收至少部分地基于存储所述地址而对所述存储器阵列执行测试的命令；和作为所述测试的部分，至少部分地基于所述指示的所述值和存储所述地址，确定所述地址包含一或多个错误。19.根据权利要求18所述的设备，其另外包括：测试电路，其被配置成对所述存储器阵列执行所述一或多个测试，其中所述控制器进一步可操作以致使所述设备：接收负载模式寄存器命令，其中至少部分地基于接收到所述负载模式寄存器命令而识别所述指示的所述值；和接收激活命令以将所述地址存储于所述测试电路的寄存器中，其中至少部分地基于接收到所述激活命令而将所述地址存储于所述寄存器中。20.根据权利要求18所述的设备，其中所述控制器进一步可操作以致使所述设备：识别是否对所述存储器阵列执行所述测试的第二指示的第二值，其中接收对所述存储器阵列执行所述测试的所述命令至少部分地基于识别所述第二值。

技术总结

本申请案是针对目标测试不通过注入。存储器装置可包含被配置成测试存储器阵列的一或多个存储器单元的自测试电路系统。所述自测试电路系统可被配置成基于来自所述存储器装置的模式寄存器的指示而存储在所述存储器阵列的测试期间未通过的一或多个地址。所述自测试电路系统可被配置成不通过所述所存储的一或多个地址而不考虑所述一或多个存储器地址处的所述测试的结果。举例来说，当所存取的地址在测试期间匹配存储的地址时，所述自测试电路系统可产生所述所存取的地址未通过所述自测试程序的一或多个测试的指示。基于所述自测试电路系统不通过所述所存储的地址，可验证所述存储器阵列的测试。存储器阵列的测试。存储器阵列的测试。