FPGA中嵌入式存储器的测试电路及其测试方法与流程

fpga中嵌入式存储器的测试电路及其测试方法
技术领域
1.本发明涉及集成电路领域，特别涉及一种fpga中嵌入式存储器的测试技术。

背景技术：

2.通常，fpga中嵌入式存储器(eram)的测试是采用将每个嵌入式存储器的每个输出用移位寄存器连接起来，当嵌入式存储器读出时，通过移位寄存器把读出的结果移位出来。这种方法的测试向量和fpga的规模、集成度密切相关。fpga的规模越大、集成度越高，相应的测试向量就越长，测试时间也越长。上述测试方法的优点是每次嵌入式存储器读出时，每个嵌入式存储器的每个输出端的输出值是可以观察的。如果单个嵌入式存储器的测试向量数为e，在单个嵌入式存储器测试向量中包含f条读向量；假设fpga中集成了n个嵌入式存储器，每个嵌入式存储器有m位数据输出，则用这种方法测试嵌入式存储器的测试向量长度＝(e-f)+n
×m×
f(写向量数+n个嵌入式存储器读出移位的数)。
3.通过上式，可以看出这种移位测试方式的测试向量和fpga中嵌入式存储器的集成个数成正比，和嵌入式存储器的输出数位数成正比。
4.因此，目前亟需一种使fpga中嵌入式存储器的测试向量的长度与fpga的规模及fpga的集成度无关，不管fpga的规模和集成度如何增长，整体的测试时间不变的嵌入式存储器测试技术。

技术实现要素：

5.本发明的目的在于提供一种fpga中嵌入式存储器的测试电路及其测试方法，使fpga中嵌入式存储器的测试向量的长度与fpga的规模及fpga的集成度无关，不管fpga的规模和集成度如何增长，整体的测试时间不变。
6.为解决上述技术问题，本发明的实施方式公开了一种fpga中嵌入式存储器的测试电路，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：
7.m组第一逻辑门和m组第二逻辑门，其中，每组的数量为n个，m和n均为大于等于1的整数；
8.所述第一逻辑门和所述第二逻辑门都具有2个输入端和1个输出端；
9.第k组第l个第一逻辑门的第一输入端连接第l个嵌入式存储器的第k位输出，所述第k组第l个第一逻辑门的第二输入端连接第k组第l-1个第一逻辑门的输出端，第k组第n个第一逻辑门的输出为第k组第一逻辑门的输出，将该第k组第一逻辑门的输出连接到所述fpga的第k个引脚，其中，k为大于等于1，且小于等于m的整数；l为大于等于1，且小于等于n的整数；
10.第r组第s个第二逻辑门的第一输入端连接第s个嵌入式存储器的第r位输出，所述第r组第s个第二逻辑门的第二输入端连接第r组第s-1个第二逻辑门的输出端，第r组第n个第二逻辑门的输出为第r组第二逻辑门的输出，将该第r组第二逻辑门的输出连接到所述
fpga的第m+r个引脚，其中，r为大于等于1，且小于等于m的整数；s为大于等于1，且小于等于n的整数。
11.本发明的实施方式还公开了一种fpga中嵌入式存储器的测试电路，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：
12.m个第一逻辑门和m个第二逻辑门；
13.所述第一逻辑门和所述第二逻辑门都具有n个输入端和1个输出端，其中，m和n均为大于等于1的整数；
14.第g个第一逻辑门的n个输入端分别连接所述n个嵌入式存储器的第g位输出，所述第g个第一逻辑门的输出端连接所述fpga的第g个引脚，其中，g为大于等于1，且小于等于m的整数；
15.第h个第二逻辑门的n个输入端分别连接所述n个嵌入式存储器的第h位输出，所述第h个第二逻辑门的输出端连接所述fpga的第m+h个引脚，其中，h为大于等于1，且小于等于m的整数。
16.在另一优选例中，所述第一逻辑门为或门，所述第二逻辑门为与门。
17.本发明的实施方式还公开了一种fpga中嵌入式存储器的测试电路，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：
18.m组逻辑门，其中，每组的数量为n个，每个逻辑门都具有2个输入端和1个输出端，m和n均为大于等于1的整数；
19.第t组第u个逻辑门的第一输入端连接第u个嵌入式存储器的第t位输出，所述第t组第u个逻辑门的第二输入端连接所述第t组第u-1个逻辑门的输出端，所述第t组第n个逻辑门的输出为第t组逻辑门的输出，将该第t组逻辑门的输出连接到所述fpga的第t个引脚，其中，t为大于等于1，且小于等于m的整数；u为大于等于1，且小于等于n的整数。
20.本发明的实施方式还公开了一种fpga中嵌入式存储器的测试电路，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：
21.m个逻辑门，其中，每个逻辑门都具有n个输入端和1个输出端，其中，m和n均为大于等于1的整数；
22.第j个逻辑门的n个输入端分别连接所述n个嵌入式存储器的第j位输出，所述第j个逻辑门的输出端连接所述fpga的第j个引脚，其中，j为大于等于1，且小于等于m的整数。
23.在另一优选例中，所述逻辑门为异或门或者同或门。
24.本发明的实施方式还公开了一种fpga中嵌入式存储器的测试方法，适用于在fpga中加入如上所述的fpga中嵌入式存储器的测试电路，所述方法包括以下步骤：
25.将每个嵌入式存储器的输入端都连接到相同的输入信号；
26.分别接收每组第一逻辑门的输出和每组第二逻辑门的输出；
27.分别将每组第一逻辑门的输出与所对应的输入信号产生的存储器输出输入到第一逻辑门进行运算后的结果进行比较；
28.分别将每组第二逻辑门的输出与所对应的输入信号产生的存储器输出输入到第
二逻辑门进行运算后的结果进行比较；
29.根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。
30.本发明的实施方式还公开了一种fpga中嵌入式存储器的测试方法，适用于在fpga中加入如上所述的fpga中嵌入式存储器的测试电路，所述方法包括以下步骤：
31.将每个嵌入式存储器的输入端都连接到相同的输入信号；
32.分别接收每个第一逻辑门的输出和每个第二逻辑门的输出；
33.分别将每个第一逻辑门的输出与所对应的输入信号产生的存储器输出输入到第一逻辑门进行运算后的结果进行比较；
34.分别将每个第二逻辑门的输出与所对应的输入信号产生的存储器输出输入到第二逻辑门进行运算后的结果进行比较；
35.根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。
36.本发明的实施方式还公开了一种fpga中嵌入式存储器的测试方法，适用于在fpga中加入如上所述的fpga中嵌入式存储器的测试电路，所述方法包括以下步骤：
37.将每个嵌入式存储器的输入端都连接到相同的输入信号；
38.分别接收每组逻辑门的输出；
39.分别将每组逻辑门的输出与所对应的输入信号产生的存储器输出输入到所述逻辑门进行运算后的结果进行比较；
40.根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。
41.本发明的实施方式还公开了一种fpga中嵌入式存储器的测试方法，适用于在fpga中加入如上所述的fpga中嵌入式存储器的测试电路，所述方法包括以下步骤：
42.将每个嵌入式存储器的输入端都连接到相同的输入信号；
43.分别接收每个逻辑门的输出；
44.分别将每个逻辑门的输出与所对应的输入信号产生的存储器输出输入到所述逻辑门进行运算后的结果进行比较；
45.根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。
46.应理解，在本发明范围内中，本发明的上述各技术特征和在下文(如实施方式)中具体描述的各技术特征之间都可以互相组合，从而构成新的或优选的技术方案。限于篇幅，在此不再一一赘述。
47.本发明实施方式与现有技术相比，主要区别及其效果在于：
48.本发明通过依次把各个嵌入式存储器相应的输出用与门和或门连接起来，或者用异或门或同或门连接起来，最后输出到fpga的管脚上。测试向量的长度不随fpga的规模和fpga的集成度改变，不管fpga的规模和集成度如何增长，测试向量和一个嵌入式存储器的测试向量相等，测试时间也不随规模和集成度改变，减少测试成本。
附图说明
49.图1是根据本发明第一实施方式的一种fpga中嵌入式存储器的测试电路的结构示意图；
50.图2是根据本发明第五实施方式的一种fpga中嵌入式存储器的测试方法的流程示意图；
51.图3是根据本发明第六实施方式的一种fpga中嵌入式存储器的测试方法的流程示意图；
52.图4是根据本发明第七实施方式的一种fpga中嵌入式存储器的测试方法的流程示意图；
53.图5是根据本发明第八实施方式的一种fpga中嵌入式存储器的测试方法的流程示意图。
具体实施方式
54.在以下的叙述中，为了使读者更好地理解本技术而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本技术各权利要求所要求保护的技术方案。
55.部分术语的说明：
56.测试向量：集成电路测试时所加的激励和输出期望值；
57.测试向量的长度：集成电路测试时所加的向量的条数；
58.eram：fpga中嵌入式的存储器(embed ram)；
59.移位寄存器：在数字电路中，移位寄存器是一种在若干相同时间脉冲下工作的以触发器为基础的器件，数据以并行或串行的方式输入到该器件中，然后每个时间脉冲依次向左或向右移动一个比特，在输出端进行输出。
60.为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。
61.本发明的第一实施方式涉及一种fpga中嵌入式存储器的测试电路。
62.具体地说，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：
63.m组第一逻辑门和m组第二逻辑门，其中，每组的数量为n个，m和n均为大于等于1的整数。
64.也就是说，第一逻辑门和第二逻辑门的组数与每个嵌入式存储器的输出端输出的数据的位数相等，每组逻辑门中的逻辑门的数量与所述fpga中集成的嵌入式存储器的个数相等。
65.在本实施方式中，优选地，所述第一逻辑门和所述第二逻辑门都具有2个输入端和1个输出端。
66.第k组第l个第一逻辑门的第一输入端连接第l个嵌入式存储器的第k位输出，所述第k组第l个第一逻辑门的第二输入端连接第k组第l-1个第一逻辑门的输出端，第k组第n个第一逻辑门的输出为第k组第一逻辑门的输出，将该第k组第一逻辑门的输出连接到所述fpga的第k个引脚，其中，k为大于等于1，且小于等于m的整数；l为大于等于1，且小于等于n的整数。
67.具体地说，
68.第1组第1个第一逻辑门的第一输入端连接所述第1个嵌入式存储器的第1位输出；第1组第2个第一逻辑门的第一输入端连接所述第2个嵌入式存储器的第1位输出，第1组第2
个第一逻辑门的第二输入端连接所述第1组第1个第一逻辑门的输出端；第1组第3个第一逻辑门的第一输入端连接所述第3个嵌入式存储器的第1位输出，第1组第3个第一逻辑门的第二输入端连接所述第1组第2个第一逻辑门的输出端；以此类推，
……
，一直到第1组第n个第一逻辑门的第一输入端连接所述第n个嵌入式存储器的第1位输出，第1组第n个第一逻辑门的第二输入端连接所述第1组第n-1个第一逻辑门的输出端。该第1组第n个第一逻辑门的输出作为该第1组第一逻辑门的输出，将该第1组第一逻辑门的输出连接到所述fpga的第1个引脚。
69.同样地，第2组第1个第一逻辑门的第一输入端连接所述第1个嵌入式存储器的第2位输出；第2组第2个第一逻辑门的第一输入端连接所述第2个嵌入式存储器的第2位输出，第2组第2个第一逻辑门的第二输入端连接所述第2组第1个第一逻辑门的输出端；第2组第3个第一逻辑门的第一输入端连接所述第3个嵌入式存储器的第2位输出，第2组第3个第一逻辑门的第二输入端连接所述第2组第2个第一逻辑门的输出端；以此类推，
……
，一直到第2组第n个第一逻辑门的第一输入端连接所述第n个嵌入式存储器的第2位输出，第2组第n个第一逻辑门的第二输入端连接所述第2组第n-1个第一逻辑门的输出端。该第2组第n个第一逻辑门的输出作为该第2组第一逻辑门的输出，将该第2组第一逻辑门的输出连接到所述fpga的第2个引脚。
70.以此类推，
……
，一直到
71.第m组第1个第一逻辑门的第一输入端连接所述第1个嵌入式存储器的第m位输出；第m组第2个第一逻辑门的第一输入端连接所述第2个嵌入式存储器的第m位输出，第m组第2个第一逻辑门的第二输入端连接所述第m组第1个第一逻辑门的输出端；第m组第3个第一逻辑门的第一输入端连接所述第3个嵌入式存储器的第m位输出，第m组第3个第一逻辑门的第二输入端连接所述第m组第2个第一逻辑门的输出端；以此类推，
……
，一直到第m组第n个第一逻辑门的第一输入端连接所述第n个嵌入式存储器的第m位输出，第m组第n个第一逻辑门的第二输入端连接所述第m组第n-1个第一逻辑门的输出端。该第m组第n个第一逻辑门的输出作为该第m组第一逻辑门的输出，将该第m组第一逻辑门的输出连接到所述fpga的第m个引脚。
72.所述第r组第s个第二逻辑门的第一输入端连接所述第s个嵌入式存储器的第r位输出，所述第r组第s个第二逻辑门的第二输入端连接所述第r组第s-1个第二逻辑门的输出端，所述第r组第n个第二逻辑门的输出为第r组第二逻辑门的输出，将该第r组第二逻辑门的输出连接到所述fpga的第m+r个引脚，其中，r为大于等于1，且小于等于m的整数；s为大于等于1，且小于等于n的整数。
73.具体地说，
74.第1组第1个第二逻辑门的第一输入端连接所述第1个嵌入式存储器的第1位输出；第1组第2个第二逻辑门的第一输入端连接所述第2个嵌入式存储器的第1位输出，第1组第2个第二逻辑门的第二输入端连接所述第1组第1个第二逻辑门的输出端；第1组第3个第二逻辑门的第一输入端连接所述第3个嵌入式存储器的第1位输出，第1组第3个第二逻辑门的第二输入端连接所述第1组第2个第二逻辑门的输出端；以此类推，
……
，一直到第1组第n个第二逻辑门的第一输入端连接所述第n个嵌入式存储器的第1位输出，第1组第n个第二逻辑门的第二输入端连接所述第1组第n-1个第二逻辑门的输出端。该第1组第n个第二逻辑门的输
出作为该第1组第二逻辑门的输出，将该第1组第二逻辑门的输出连接到所述fpga的第m+1个引脚。
75.同样地，第2组第1个第二逻辑门的第一输入端连接所述第1个嵌入式存储器的第2位输出；第2组第2个第二逻辑门的第一输入端连接所述第2个嵌入式存储器的第2位输出，第2组第2个第二逻辑门的第二输入端连接所述第2组第1个第二逻辑门的输出端；第2组第3个第二逻辑门的第一输入端连接所述第3个嵌入式存储器的第2位输出，第2组第3个第二逻辑门的第二输入端连接所述第2组第2个第二逻辑门的输出端；以此类推，
……
，一直到第2组第n个第二逻辑门的第一输入端连接所述第n个嵌入式存储器的第2位输出，第2组第n个第二逻辑门的第二输入端连接所述第2组第n-1个第二逻辑门的输出端。该第2组第n个第二逻辑门的输出作为该第2组第二逻辑门的输出，将该第2组第二逻辑门的输出连接到所述fpga的第m+2个引脚。
76.以此类推，
……
，直到
77.第m组第1个第二逻辑门的第一输入端连接所述第1个嵌入式存储器的第m位输出；第m组第2个第二逻辑门的第一输入端连接所述第2个嵌入式存储器的第m位输出，第m组第2个第二逻辑门的第二输入端连接所述第m组第1个第二逻辑门的输出端；第m组第3个第二逻辑门的第一输入端连接所述第3个嵌入式存储器的第m位输出，第m组第3个第二逻辑门的第二输入端连接所述第m组第2个第二逻辑门的输出端；以此类推，
……
，一直到第m组第n个第二逻辑门的第一输入端连接所述第n个嵌入式存储器的第m位输出，第m组第n个第二逻辑门的第二输入端连接所述第m组第n-1个第二逻辑门的输出端。该第m组第n个第二逻辑门的输出作为该第m组第二逻辑门的输出，将该第m组第二逻辑门的输出连接到所述fpga的第2m个引脚。
78.在本实施方式中，优选地，所述第一逻辑门为或门，所述第二逻辑门为与门。
79.当然，这只是本发明的一种优选的实施方式，在本发明的其他实施方式中所述第一逻辑门和第二逻辑门也可以是其他类型的逻辑门，并不以此为限。
80.本领域技术人员可以理解，当选用不同的第一逻辑门和第二逻辑门时，在进行测试时，只需要将测试向量的输出部分做相应的改变即可实现测试的目的。
81.图1示出了一种fpga中嵌入式存储器的测试电路的结构示意图。在图1所示的嵌入式存储器的测试电路中，fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出3位数据。其中，所述第一逻辑门为或门，所述第二逻辑门为与门。因此，在图1所示的嵌入式存储器的测试电路中，一共包括3组或门和3组与门。每组或门中一共包括n个或门，每组与门中也一共包括n个与门。
82.需要说明的是，在图1所示的电路中，为了画图布线的方便，各组或门与所述n个嵌入式存储器的连接关系与上述的描述略有不同，各组或门的输出方向进行了改变。
83.具体地说，以第1组或门为例进行说明如下：
84.第1组第n个或门的第一输入端连接第n个嵌入式存储器的第1位输出；第1组第n-1个或门的第一输入端连接第n-1个嵌入式存储器的第1位输出，第1组第n-1个或门的第二输入端连接所述第1组第n个或门的输出端；第1组第n-2个或门的第一输入端连接所述第n-2个嵌入式存储器的第1位输出，第1组第n-2个或门的第二输入端连接所述第1组第n-1个或门的输出端；以此类推，
……
，一直到第1组第1个或门的第一输入端连接所述第1个嵌入式
存储器的第1位输出，第1组第1个或门的第二输入端连接所述第1组第2个或门的输出端。该第1组第1个或门的输出作为该第1组或门的输出，将该第1组或门的输出连接到所述fpga的第1个引脚。
85.综上所述，本发明fpga中的每个嵌入式存储器的输入信号都来自同一个源(即输入信号的地址、数据和控制信号都相同)，依次把各个嵌入式存储器相应的输出用与门和或门连接起来，最后输出到fpga的管脚上。测试向量的长度不随fpga的规模和fpga的集成度(密度)改变，不管fpga的规模和集成度如何增长，测试向量和一个eram的测试向量相等，测试时间也不随规模和集成度改变，减少测试成本。
86.本发明的第二实施方式涉及一种fpga中嵌入式存储器的测试电路。
87.具体地说，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：
88.m个第一逻辑门和m个第二逻辑门；
89.所述第一逻辑门和所述第二逻辑门都具有n个输入端和1个输出端，其中，m和n均为大于等于1的整数；
90.第g个第一逻辑门的n个输入端分别连接所述n个嵌入式存储器的第g位输出，所述第g个第一逻辑门的输出端连接所述fpga的第g个引脚，其中，g为大于等于1，且小于等于m的整数；
91.第h个第二逻辑门的n个输入端分别连接所述n个嵌入式存储器的第h位输出，所述第h个第二逻辑门的输出端连接所述fpga的第m+h个引脚，其中，h为大于等于1，且小于等于m的整数。
92.也就是说，在本实施方式中，优选地，第一逻辑门和第二逻辑门的个数与每个嵌入式存储器的输出端输出的数据的位数相等，每个第一逻辑门和第二逻辑门的输入端与所述fpga中集成的嵌入式存储器的个数相等。
93.在本实施方式中，优选地，所述第一逻辑门为或门，所述第二逻辑门为与门。
94.当然，这只是本发明的一种优选的实施方式，在本发明的其他实施方式中所述第一逻辑门和第二逻辑门也可以是其他类型的逻辑门，并不以此为限。
95.本领域技术人员可以理解，当选用不同的第一逻辑门和第二逻辑门时，在进行测试时，只需要将测试向量的输出部分做相应的改变即可实现测试的目的。
96.综上所述，本发明fpga中的每个嵌入式存储器的输入信号都来自同一个源(即输入信号的地址、数据和控制信号都相同)，依次把各个嵌入式存储器相应的输出用与门和或门连接起来，最后输出到fpga的管脚上。测试向量的长度不随fpga的规模和fpga的集成度改变，不管fpga的规模和集成度如何增长，测试向量和一个嵌入式存储器的测试向量相等，测试时间也不随规模和集成度改变，减少测试成本。
97.第一实施方式是与本实施方式相对应的电路结构实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。
98.本发明的第三实施方式涉及一种fpga中嵌入式存储器的测试电路。
99.具体地说，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包
括：
100.m组逻辑门，其中，每组的数量为n个，每个逻辑门都具有2个输入端和1个输出端，m和n均为大于等于1的整数。
101.也就是说，逻辑门的组数与每个嵌入式存储器的输出端输出的数据的位数相等，每组逻辑门中的逻辑门的数量与所述fpga中集成的嵌入式存储器的个数相等。
102.在本实施方式中，优选地，所述第一逻辑门和所述第二逻辑门都具有2个输入端和1个输出端。
103.第t组第u个逻辑门的第一输入端连接第u个嵌入式存储器的第t位输出，所述第t组第u个逻辑门的第二输入端连接所述第t组第u-1个逻辑门的输出端，所述第t组第n个逻辑门的输出为第t组逻辑门的输出，将该第t组逻辑门的输出连接到所述fpga的第t个引脚，其中，t为大于等于1，且小于等于m的整数；u为大于等于1，且小于等于n的整数。
104.在本实施方式中，优选地，所述逻辑门为异或门或者同或门。
105.当然，这只是本发明的优选实施方式，在本发明的其他实施方式中所述逻辑门也可以是其他类型的逻辑门，并不以此为限。
106.本领域技术人员可以理解，当选用不同的逻辑门时，在进行测试时，只需要将测试向量的输出部分做相应的改变即可实现测试的目的。
107.综上所述，本发明fpga中的每个嵌入式存储器的输入信号都来自同一个源(即输入信号的地址、数据和控制信号都相同)，依次把各个嵌入式存储器相应的输出用异或门或同或门连接起来，最后输出到fpga的管脚上。测试向量的长度不随fpga的规模和fpga的集成度改变，不管fpga的规模和集成度如何增长，测试向量和一个嵌入式存储器的测试向量相等，测试时间也不随规模和集成度改变，减少测试成本。
108.第一实施方式是与本实施方式相对应的电路结构实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。
109.本发明的第四实施方式涉及一种fpga中嵌入式存储器的测试电路。
110.具体地说，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：
111.m个逻辑门，其中，每个逻辑门都具有n个输入端和1个输出端，其中，m和n均为大于等于1的整数；
112.也就是说，在本实施方式中，优选地，逻辑门的个数与每个嵌入式存储器的输出端输出的数据的位数相等，每个逻辑门中的输入端的数量与所述fpga中集成的嵌入式存储器的个数相等。
113.在本实施方式中，优选地，所述逻辑门为异或门或者同或门。
114.第j个逻辑门的n个输入端分别连接所述n个嵌入式存储器的第j位输出，所述第j个逻辑门的输出端连接所述fpga的第j个引脚，其中，j为大于等于1，且小于等于m的整数。
115.当然，这只是本发明的优选实施方式，在本发明的其他实施方式中所述逻辑门也可以是其他类型的逻辑门，并不以此为限。
116.本领域技术人员可以理解，当选用不同的逻辑门时，在进行测试时，只需要将测试向量的输出部分做相应的改变即可实现测试的目的。
117.综上所述，本发明fpga中的每个嵌入式存储器的输入信号都来自同一个源(即输入信号的地址、数据和控制信号都相同)，依次把各个嵌入式存储器相应的输出用异或门或同或门连接起来，最后输出到fpga的管脚上。测试向量的长度不随fpga的规模和fpga的集成度改变，不管fpga的规模和集成度如何增长，测试向量和一个嵌入式存储器的测试向量相等，测试时间也不随规模和集成度改变，减少测试成本。
118.第二实施方式是与本实施方式相对应的电路结构实施方式，第二实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。
119.需要说明的是，在本发明的各实施方式中分别列举了具有2个输入端和n个输入端的或门、与门、异或门和同或门的情况。但是本领域技术人员可以理解，在上述fpga中嵌入式存储器的测试电路中，具有2，3，4，......，n-1，n个输入端的逻辑门都可以实现，并不以2个输入端和n个输入端为限。同样地，所述逻辑门也不限于或门、与门、异或门和同或门这4种，也可以是其他类型的逻辑门。当选用不同输入端的逻辑门时，在进行测试时，只需要将各个输入输出端的连接方式做相应的改变即可；同样地，当选用不同类型的逻辑门时，在进行测试时，只需要将测试向量的输出部分做相应的改变即可实现测试的目的。限于篇幅，在此不再一一详细描述。需要说明的是，为了突出本发明的创新部分，本发明电路结构中并没有将与解决本发明所提出的技术问题关系不太密切的电路元器件引入，这并不表明上述电路并不存在其它的电路元器件。
120.需要说明的是，本技术实施方式中提到的各结构或模块都是逻辑模块，在物理上，一个逻辑模块可以是一个物理模块，也可以是一个物理模块的一部分，还可以以多个物理模块的组合实现，这些逻辑模块本身的物理实现方式并不是最重要的，这些逻辑模块所实现的功能的组合才是解决本技术所提出的技术问题的关键。此外，为了突出本技术的创新部分，本技术上述各设备实施方式并没有将与解决本技术所提出的技术问题关系不太密切的模块引入，这并不表明上述设备实施方式并不存在其它的模块。
121.本发明的第五实施方式涉及一种fpga中嵌入式存储器的测试方法。图2是该fpga中嵌入式存储器的测试方法的流程示意图。
122.该fpga中嵌入式存储器的测试方法适用于在fpga中加入如第一实施方式中所述的fpga中嵌入式存储器的测试电路。
123.具体地说，如图2所示，该fpga中嵌入式存储器的测试方法包括以下步骤：
124.在步骤201中，将每个嵌入式存储器的输入端都连接到相同的输入信号。
125.此后进入步骤202，分别接收每组第一逻辑门的输出和每组第二逻辑门的输出。
126.此后进入步骤203，分别将每组第一逻辑门的输出与所对应的输入信号产生的存储器输出输入到第一逻辑门进行运算后的结果进行比较。
127.此后进入步骤204，分别将每组第二逻辑门的输出与所对应的输入信号产生的存储器输出输入到第二逻辑门进行运算后的结果进行比较。
128.需要说明的是，这里的存储器输出是指没有故障的存储器的输出。
129.此后进入步骤205，根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。
130.此后结束本流程。
131.需要说明的是，步骤203和204可以同时进行，也可以先执行步骤204，再执行步骤
203。
132.在本实施方式中，优选地，所述第一逻辑门为或门，所述第二逻辑门为与门。
133.当然，这只是本发明的优选的实施方式，在本发明的其他实施方式中所述第一逻辑门和第二逻辑门也可以是其他类型的逻辑门，并不以此为限。
134.本领域技术人员可以理解，当选用不同的第一逻辑门和第二逻辑门时，在进行测试时，只需要将测试向量的输出部分做相应的改变即可实现测试的目的。
135.举个例子来说，当所述第一逻辑门为或门，所述第二逻辑门为与门时，如果正常的嵌入式存储器的第k位输出为低电平，但是第k组或门的输出为高电平，则表示fpga中的m个嵌入式存储器的第k位输出存在故障，其中k为大于等于1，且小于等于m的整数；如果正常的嵌入式存储器的第r位输出为高电平，但是第r组与门的输出为低电平，则表示fpga中的m个嵌入式存储器的第r位输出存在故障，其中r为大于等于1，且小于等于m的整数。
136.综上所述，本发明fpga中的每个嵌入式存储器的输入信号都来自同一个源(即输入信号的地址、数据和控制信号都相同)，依次把各个嵌入式存储器相应的输出用与门和或门连接起来，最后输出到fpga的管脚上。测试向量的长度不随fpga的规模和fpga的集成度改变，不管fpga的规模和集成度如何增长，测试向量和一个嵌入式存储器的测试向量相等，测试时间也不随规模和集成度改变，减少测试成本。
137.第一实施方式是与本实施方式相对应的电路结构实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。
138.本发明的第六实施方式涉及一种fpga中嵌入式存储器的测试方法。图3是该fpga中嵌入式存储器的测试方法的流程示意图。
139.该fpga中嵌入式存储器的测试方法适用于在fpga中加入如第二实施方式中所述的fpga中嵌入式存储器的测试电路。
140.具体地说，如图3所示，该fpga中嵌入式存储器的测试方法包括以下步骤：
141.在步骤301中，将每个嵌入式存储器的输入端都连接到相同的输入信号。
142.此后进入步骤302，分别接收每个第一逻辑门的输出和每个第二逻辑门的输出。
143.此后进入步骤303，分别将每个第一逻辑门的输出与所对应的输入信号产生的存储器输出输入到第一逻辑门进行运算后的结果进行比较。
144.此后进入步骤304，分别将每个第二逻辑门的输出与所对应的输入信号产生的存储器输出输入到第二逻辑门进行运算后的结果进行比较。
145.需要说明的是，这里的存储器输出是指没有故障的存储器的输出。
146.此后进入步骤305，根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。
147.此后结束本流程。
148.需要说明的是，步骤303和304可以同时进行，也可以先执行步骤304，再执行步骤303。
149.在本实施方式中，优选地，所述第一逻辑门为或门，所述第二逻辑门为与门。
150.当然，这只是本发明的两种优选的实施方式，在本发明的其他实施方式中所述第一逻辑门和第二逻辑门也可以是其他类型的逻辑门，并不以此为限。
151.本领域技术人员可以理解，当选用不同的第一逻辑门和第二逻辑门时，在进行测
试时，只需要将测试向量的输出部分做相应的改变即可实现测试的目的。
152.举个例子来说，当所述第一逻辑门为或门，所述第二逻辑门为与门时，如果正常的嵌入式存储器的第g位输出为低电平，但是第g个或门的输出为高电平，则表示fpga中的m个嵌入式存储器的第g位输出存在故障，其中g为大于等于1，且小于等于m的整数；如果正常的嵌入式存储器的第h位输出为高电平，但是第h个与门的输出为低电平，则表示fpga中的m个嵌入式存储器的第h位输出存在故障，其中h为大于等于1，且小于等于m的整数。
153.综上所述，本发明fpga中的每个嵌入式存储器的输入信号都来自同一个源(即输入信号的地址、数据和控制信号都相同)，依次把各个嵌入式存储器相应的输出用与门和或门连接起来，最后输出到fpga的管脚上。测试向量的长度不随fpga的规模和fpga的集成度改变，不管fpga的规模和集成度如何增长，测试向量和一个嵌入式存储器的测试向量相等，测试时间也不随规模和集成度改变，减少测试成本。
154.第二实施方式是与本实施方式相对应的电路结构实施方式，第二实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第二实施方式。
155.本发明的第七实施方式涉及一种fpga中嵌入式存储器的测试方法。图4是该fpga中嵌入式存储器的测试方法的流程示意图。
156.该fpga中嵌入式存储器的测试方法适用于适用于在fpga中加入如第三实施方式中所述的fpga中嵌入式存储器的测试电路。
157.具体地说，如图4所示，该fpga中嵌入式存储器的测试方法包括以下步骤：
158.在步骤401中，将每个嵌入式存储器的输入端都连接到相同的输入信号。
159.此后进入步骤402，分别接收每组逻辑门的输出。
160.此后进入步骤403，分别将每组逻辑门的输出与所对应的输入信号产生的存储器输出输入到所述逻辑门进行运算后的结果进行比较。
161.需要说明的是，这里的存储器输出是指没有故障的存储器的输出。
162.此后进入步骤404，根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。
163.此后结束本流程。
164.在本实施方式中，优选地，所述逻辑门为异或门或者同或门。
165.当然，这只是本发明的优选的实施方式，在本发明的其他实施方式中所述逻辑门也可以是其他类型的逻辑门，并不以此为限。
166.本领域技术人员可以理解，当选用不同的逻辑门时，在进行测试时，只需要将测试向量的输出部分做相应的改变即可实现测试的目的。
167.举个例子来说，如果都是正常的(即不存在故障的)嵌入式存储器的话，则被测嵌入式存储器的第t位输出相同，当所述逻辑门为异或门时，如果第t组异或门的输出为高电平，则表示fpga中的m个嵌入式存储器的第t位输出存在故障；当所述逻辑门为同或门时，如果第t组同或门的输出位低电平，则表示fpga中的m个嵌入式存储器的第t位输出存在故障；其中t为大于等于1，且小于等于m的整数。
168.综上所述，本发明fpga中的每个嵌入式存储器的输入信号都来自同一个源(即输入信号的地址、数据和控制信号都相同)，依次把各个嵌入式存储器相应的输出用与门和或门连接起来，最后输出到fpga的管脚上。测试向量的长度不随fpga的规模和fpga的集成度
改变，不管fpga的规模和集成度如何增长，测试向量和一个嵌入式存储器的测试向量相等，测试时间也不随规模和集成度改变，减少测试成本。
169.第三实施方式是与本实施方式相对应的电路结构实施方式，第三实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第三实施方式。
170.本发明的第八实施方式涉及一种fpga中嵌入式存储器的测试方法。图5是该fpga中嵌入式存储器的测试方法的流程示意图。
171.该fpga中嵌入式存储器的测试方法适用于适用于在fpga中加入如第四实施方式中所述的fpga中嵌入式存储器的测试电路。
172.具体地说，如图5所示，该fpga中嵌入式存储器的测试方法包括以下步骤：
173.在步骤501中，将每个嵌入式存储器的输入端都连接到相同的输入信号。
174.此后进入步骤502，分别接收每个逻辑门的输出。
175.此后进入步骤503，分别将每个逻辑门的输出与所对应的输入信号产生的存储器输出输入到所述逻辑门进行运算后的结果进行比较。
176.需要说明的是，这里的存储器输出是指没有故障的存储器的输出。
177.此后进入步骤504，根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。
178.此后结束本流程。
179.在本实施方式中，优选地，所述逻辑门为异或门或者同或门。
180.当然，这只是本发明的优选的实施方式，在本发明的其他实施方式中所述逻辑门也可以是其他类型的逻辑门，并不以此为限。
181.本领域技术人员可以理解，当选用不同的逻辑门时，在进行测试时，只需要将测试向量的输出部分做相应的改变即可实现测试的目的。
182.举个例子来说，如果都是正常的(即不存在故障的)嵌入式存储器的话，则被测嵌入式存储器的第j位输出相同，当所述逻辑门为异或门时，如果第j个异或门的输出为高电平，则表示fpga中的m个嵌入式存储器的第j位输出存在故障；当所述逻辑门为同或门时，如果第j个同或门的输出位低电平，则表示fpga中的m个嵌入式存储器的第j位输出存在故障；其中j为大于等于1，且小于等于m的整数。
183.综上所述，本发明fpga中的每个嵌入式存储器的输入信号都来自同一个源(即输入信号的地址、数据和控制信号都相同)，依次把各个嵌入式存储器相应的输出用与门和或门连接起来，最后输出到fpga的管脚上。测试向量的长度不随fpga的规模和fpga的集成度改变，不管fpga的规模和集成度如何增长，测试向量和一个嵌入式存储器的测试向量相等，测试时间也不随规模和集成度改变，减少测试成本。
184.第四实施方式是与本实施方式相对应的电路结构实施方式，第四实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第四实施方式。
185.需要说明的是，本发明的方法实施方式均可以以软件、硬件、固件等方式实现。不管本发明是以软件、硬件、还是固件方式实现，指令代码都可以存储在任何类型的计算机可访问的存储器中(例如永久的或者可修改的，易失性的或者非易失性的，固态的或者非固态的，固定的或者可更换的介质等等)。同样，存储器可以例如是可编程阵列逻辑(programmable array logic，简称“pal”)、随机存取存储器(random access memory，简称“ram”)、可编程只读存储器(programmable read only memory，简称“prom”)、只读存储器(read-only memory，简称“rom”)、电可擦除可编程只读存储器(electrically erasable programmable rom，简称“eeprom”)、磁盘、光盘、数字通用光盘(digital versatile disc，简称“dvd”)等等。
186.需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
187.虽然通过参照本技术的某些优选实施方式，已经对本技术进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本技术的精神和范围。

技术特征：

1.一种fpga中嵌入式存储器的测试电路，其特征在于，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：m组第一逻辑门和m组第二逻辑门，其中，每组的数量为n个，m和n均为大于等于1的整数；所述第一逻辑门和所述第二逻辑门都具有2个输入端和1个输出端；第k组第l个第一逻辑门的第一输入端连接第l个嵌入式存储器的第k位输出，所述第k组第l个第一逻辑门的第二输入端连接第k组第l-1个第一逻辑门的输出端，第k组第n个第一逻辑门的输出为第k组第一逻辑门的输出，将该第k组第一逻辑门的输出连接到所述fpga的第k个引脚，其中，k为大于等于1，且小于等于m的整数；l为大于等于1，且小于等于n的整数；第r组第s个第二逻辑门的第一输入端连接第s个嵌入式存储器的第r位输出，所述第r组第s个第二逻辑门的第二输入端连接第r组第s-1个第二逻辑门的输出端，第r组第n个第二逻辑门的输出为第r组第二逻辑门的输出，将该第r组第二逻辑门的输出连接到所述fpga的第m+r个引脚，其中，r为大于等于1，且小于等于m的整数；s为大于等于1，且小于等于n的整数。2.一种fpga中嵌入式存储器的测试电路，其特征在于，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：m个第一逻辑门和m个第二逻辑门；所述第一逻辑门和所述第二逻辑门都具有n个输入端和1个输出端，其中，m和n均为大于等于1的整数；第g个第一逻辑门的n个输入端分别连接所述n个嵌入式存储器的第g位输出，所述第g个第一逻辑门的输出端连接所述fpga的第g个引脚，其中，g为大于等于1，且小于等于m的整数；第h个第二逻辑门的n个输入端分别连接所述n个嵌入式存储器的第h位输出，所述第h个第二逻辑门的输出端连接所述fpga的第m+h个引脚，其中，h为大于等于1，且小于等于m的整数。3.根据权利要求1或2所述的fpga中嵌入式存储器的测试电路，其特征在于，所述第一逻辑门为或门，所述第二逻辑门为与门。4.一种fpga中嵌入式存储器的测试电路，其特征在于，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：m组逻辑门，其中，每组的数量为n个，每个逻辑门都具有2个输入端和1个输出端，m和n均为大于等于1的整数；第t组第u个逻辑门的第一输入端连接第u个嵌入式存储器的第t位输出，所述第t组第u个逻辑门的第二输入端连接所述第t组第u-1个逻辑门的输出端，所述第t组第n个逻辑门的输出为第t组逻辑门的输出，将该第t组逻辑门的输出连接到所述fpga的第t个引脚，其中，t为大于等于1，且小于等于m的整数；u为大于等于1，且小于等于n的整数。
5.一种fpga中嵌入式存储器的测试电路，其特征在于，在所述fpga中集成了n个嵌入式存储器，其中，每个嵌入式存储器的输入端都接收相同的输入信号，每个嵌入式存储器的输出端都输出m位数据，所述测试电路包括：m个逻辑门，其中，每个逻辑门都具有n个输入端和1个输出端，其中，m和n均为大于等于1的整数；第j个逻辑门的n个输入端分别连接所述n个嵌入式存储器的第j位输出，所述第j个逻辑门的输出端连接所述fpga的第j个引脚，其中，j为大于等于1，且小于等于m的整数。6.根据权利要求4或5所述的fpga中嵌入式存储器的测试电路，其特征在于，所述逻辑门为异或门或者同或门。7.一种fpga中嵌入式存储器的测试方法，其特征在于，适用于在fpga中加入如权利要求1所述的fpga中嵌入式存储器的测试电路，所述方法包括以下步骤：将每个嵌入式存储器的输入端都连接到相同的输入信号；分别接收每组第一逻辑门的输出和每组第二逻辑门的输出；分别将每组第一逻辑门的输出与所对应的输入信号产生的存储器输出输入到第一逻辑门进行运算后的结果进行比较；分别将每组第二逻辑门的输出与所对应的输入信号产生的存储器输出输入到第二逻辑门进行运算后的结果进行比较；根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。8.一种fpga中嵌入式存储器的测试方法，其特征在于，适用于在fpga中加入如权利要求2所述的fpga中嵌入式存储器的测试电路，所述方法包括以下步骤：将每个嵌入式存储器的输入端都连接到相同的输入信号；分别接收每个第一逻辑门的输出和每个第二逻辑门的输出；分别将每个第一逻辑门的输出与所对应的输入信号产生的存储器输出输入到第一逻辑门进行运算后的结果进行比较；分别将每个第二逻辑门的输出与所对应的输入信号产生的存储器输出输入到第二逻辑门进行运算后的结果进行比较；根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。9.一种fpga中嵌入式存储器的测试方法，其特征在于，适用于在fpga中加入如权利要求4所述的fpga中嵌入式存储器的测试电路，所述方法包括以下步骤：将每个嵌入式存储器的输入端都连接到相同的输入信号；分别接收每组逻辑门的输出；分别将每组逻辑门的输出与所对应的输入信号产生的存储器输出输入到所述逻辑门进行运算后的结果进行比较；根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。10.一种fpga中嵌入式存储器的测试方法，其特征在于，适用于在fpga中加入如权利要求5所述的fpga中嵌入式存储器的测试电路，所述方法包括以下步骤：将每个嵌入式存储器的输入端都连接到相同的输入信号；分别接收每个逻辑门的输出；分别将每个逻辑门的输出与所对应的输入信号产生的存储器输出输入到所述逻辑门
进行运算后的结果进行比较；根据所述比较结果，判断所述fpga中的嵌入式存储器是否存在故障。

技术总结

本发明涉及集成电路领域，公开了一种FPGA中嵌入式存储器的测试电路及其测试方法。在FPGA中的每个被测的嵌入式存储器的输入信号都来自同一个源，通过依次把各个被测的嵌入式存储器相应的输出用与门和或门连接起来，或者用异或门或同或门连接起来，最后输出到FPGA的管脚上。测试向量的长度不随FPGA的规模和FPGA的集成度改变，不管FPGA的规模和集成度如何增长，测试向量和一个嵌入式存储器的测试向量相等，测试时间也不随规模和集成度改变，减少测试成本。试成本。试成本。