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用于存储器装置中的多电平信令的反馈的制作方法

用于存储器装置中的多电平信令的反馈
1.交叉引用
2.本专利申请要求卡里姆(karim)于2021年3月22日提交且标题为“用于存储器装置中的多电平信令的反馈(feedback for multi-level signaling in a memory device)”的第17/208,885号美国专利申请的优先权，所述申请转让给本受让人且明确地以全文引用的方式并入本文中。
技术领域
3.技术领域与用于存储器装置中的多电平信令的反馈有关。

背景技术：

4.存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程到各种状态来存储信息。例如，二进制存储器单元可编程到两种支持状态中的一种，常常由逻辑1或逻辑0来表示。在一些实例中，单个存储器单元可支持多于两个状态，所述状态中的任一个可被存储。为了存取所存储的信息，组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可写入或编程存储器装置中的状态。
5.存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器、相变存储器(pcm)、自选存储器、硫属化物存储器技术等。存储器单元可为易失性或非易失性的。例如feram的非易失性存储器即使在无外部电源存在下仍可维持所存储的逻辑状态很长一段时间。例如dram的易失性存储器装置在与外部电源断开连接时可能会丢失它们所存储的状态。

技术实现要素：

6.描述一种设备。所述设备可包含接收器，其与信道耦合且配置成接收使用包含三个或更多个电压电平的调制方案调制的信号，所述接收器包括：第一电路，其配置成确定使用所述调制方案调制的所述信号的第一时钟相位的电压电平；第一反馈电路，其与第二电路的输入和所述第一电路的输出耦合，所述第一反馈电路配置成从所述第一电路接收指示关于所述第一时钟相位的所述电压电平的信息的第一反馈信号，并且至少部分地基于所述第一反馈信号修改输入到所述第二电路中的所述信号；所述第二电路，其配置成至少部分地基于所述第一反馈电路修改所述信号而确定所述信号的第二时钟相位的电压电平；第二反馈电路，其与第三电路的输入和所述第二电路的输出耦合，所述第二反馈电路配置成从所述第二电路接收指示关于所述第二时钟相位的所述电压电平的信息的第二反馈信号，并且至少部分地基于所述第二反馈信号修改输入到所述第三电路中的所述信号；以及所述第三电路，其配置成至少部分地基于所述第二反馈电路修改所述信号而确定所述信号的第三时钟相位的电压电平。
7.描述一种方法。所述方法可包含：接收使用包含三个或更多个电压电平的调制方案调制的信号；使用放大器减小所述信号的第一时钟相位和所述信号的第二时钟相位之间的符号间干扰；至少部分地基于减小所述符号间干扰，通过第一电路确定在所述第一时钟相位出现的所述信号的电压电平；至少部分地基于确定在所述第一时钟相位出现的所述电压电平，通过第一反馈电路修改发送到第二电路的所述信号；以及至少部分地基于修改输入到所述第二电路中的所述信号，通过所述第二电路确定在所述第二时钟相位出现的所述信号的电压电平。
8.描述另一设备。所述设备可包含存储器装置和控制器，所述控制器与所述存储器装置耦合且配置成使所述设备：接收使用包含三个或更多个电压电平的调制方案调制的信号；使用放大器减少所述信号的第一时钟相位和所述信号的第二时钟相位之间的符号间干扰；至少部分地基于减小所述符号间干扰，通过第一电路确定在所述第一时钟相位出现的所述信号的电压电平；至少部分地基于确定在所述第一时钟相位出现的所述电压电平，通过第一反馈电路修改发送到第二电路的所述信号；以及至少部分地基于修改输入到所述第二电路中的所述信号，通过所述第二电路确定在所述第二时钟相位出现的所述信号的电压电平。
附图说明
9.图1示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的系统的实例。
10.图2示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的存储器裸片的实例。
11.图3示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的电路的实例。
12.图4示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的放大器的实例。
13.图5示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的电路的实例。
14.图6示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的锁存电路的实例。
15.图7示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的锁存电路的实例。
16.图8示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的存储器装置的框图。
17.图9示出根据本文所公开的实例的流程图，示出了支持用于存储器装置中的多电平信令的反馈的一或多种方法。
具体实施方式
18.一些存储器装置可使用基于决策反馈均衡(dfe)或连续时间线性均衡(ctle)的四电平脉冲幅度调制(pam4)方案。在一些情况下，与主机装置通信的信号可以是多电平信号
(例如，使用包含三个或更多个符号的调制方案调制的信号，调制方案例如pam4方案)的实例。与主机装置通信的pam4信号可能存在符号间干扰(isi)，在一些情况下，这可能会导致接收器出错。因此，isi可能会降低信号的完整性和检测。在一些情况下，存储器装置在与主机装置通信期间可能会经历信号数据速率的增加，这可能进一步导致isi。在这些情况下，存储器装置可以利用更多的电路元件(例如，晶体管)，与其它组件相比，电路元件所使用的存储器装置面积可能会增加，从而减少存储器裸片上的可用空间量。
19.此类程序会降低信道带宽可用性，从而可能会导致isi增加，并导致经历串扰的信道的信令开销增加。由于isi，通过信道的数据速率可能会受到限制。通过进出存储器装置的信道的信号中存在isi可能会增加后续位(例如，后续的单位间隔)中的能量，并限制通过信道的数据速率，从而降低主机装置和存储器装置之间的通信效率。此类技术可导致在执行存储器装置操作时存储器装置经历信道利用效率降低和性能损失，这可增加与存储器系统有关的其它操作的时延。
20.系统、装置及技术使用多相架构(例如，四相)和多个峰化电路。为了对使用调制方案和多相架构调制的信号解码，存储器装置可包含接收器，用于并行处理传入信号的各部分。例如，存储器装置可包含：第一电路，用于识别在第一时钟相位接收的符号；第二电路，用于识别在第二时钟相位(例如，紧接在第一时钟相位之后)接收的符号；第三电路，用于识别在第三时钟相位(例如，紧接在第二时钟相位之后)期间接收的符号；以及第四电路，用于识别在第四时钟相位(例如，紧接在第三时钟相位之后)期间接收的符号。存储器装置还可包含第一、第二、第三和第四反馈电路，它们分别配置成促进第一、第二、第三和第四电路中的反馈，所述第一、第二、第三和第四电路各自配置成解码和修改使用多电平调制方案调制的信号。时钟相位可以指接收器比较输入信号与一或多个参考信号并由此识别通过输入信号传送的数据候选者的时间实例(例如，四个时钟相位中的一个)。
21.在一些情况下，接收器可包含多个放大器。放大器可各自为可包含呈主动电感器配置的晶体管的前置放大器(例如，峰化)电路的实例。在这些情况下，放大器可配置成增加信道带宽并减少与信号相关联的isi。使用基于dfe的调制方案且包含多个放大器的存储器装置可以有效增大信道带宽，由此减小与主机装置通信的信号的isi。在这些情况下，信号的完整性和检测可增加。减小isi可减少传递到下一个位(例如，后续单位间隔)的能量，并增加通过信道的数据速率，由此提高存储器系统的总体性能。
22.本公开的特征首先在参考图1和2所描述的系统和裸片的上下文中加以描述。本公开的特征在参考图3到7所描述的电路的上下文中加以描述。本公开的这些和其它特征进一步通过与参考图8到9所描述的用于存储器装置中的多电平信令的反馈有关的设备图和流程图加以说明并参考这些设备图和流程图加以描述。
23.图1示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的系统100的实例。系统100可包含主机装置105、存储器装置110和耦合主机装置105与存储器装置110的多个信道115。系统100可包含一或多个存储器装置110，但是所述一或多个存储器装置110的各方面可以在单个存储器装置(例如，存储器装置110)的上下文中加以描述。
24.系统100可包含电子装置的部分，例如计算装置、移动计算装置、无线装置、图形处理装置、车辆或其它系统。例如，系统100可示出计算机、笔记本电脑、平板电脑、智能手机、移动电话、可穿戴装置、因特网连接装置、车辆控制器等等的各方面。存储器装置110可以是
系统中可用于存储系统100的一或多个其它组件的数据的组件。
25.系统100的至少部分可为主机装置105的实例。主机装置105可为处理器或使用存储器来执行过程的装置内(例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、笔记本电脑、平板电脑、智能手机、移动电话、可穿戴装置、因特网连接装置、车辆控制器、芯片上系统(soc)或某一其它固定或便携式电子装置以及其它实例内)的其它电路的实例。主机装置105可以指实施外部存储器控制器120的功能的硬件、固件、软件或其组合。外部存储器控制器120可称为主机或主机装置105。
26.存储器装置110可为可用于提供可由系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可配置成配合一或多个不同类型的主机装置起作用。主机装置105与存储器装置110之间的信令可用于支持以下各者中的一或多者：调制信号的调制方案、用于传达信号的各种引脚配置、用于主机装置105和存储器装置110的物理封装的各种外观尺寸、主机装置105与存储器装置110之间的时钟信令及同步、定时惯例，或其它因素。
27.存储器装置110可用于存储用于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的从属型装置(例如，通过外部存储器控制器120对由主机装置105提供的命令作出响应且执行所述命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多个。
28.主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(bios)组件130中的一或多个或例如一或多个外围组件或一或多个输入/输出控制器等其它组件。主机装置105的组件可使用总线135彼此耦合。
29.处理器125可用于对系统100的至少部分或主机装置105的至少部分提供控制或其它功能性。处理器125可为通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或这些组件的组合。在此类实例中，处理器125可为中央处理单元(cpu)、图形处理单元(gpu)、通用gpu(gpgpu)或soc的实例，以及其它实例。外部存储器控制器120可由处理器125实施，也可以是所述处理器的一部分。
30.bios组件130可以是包含作为固件操作的bios的软件组件，其可初始化且运行系统100或主机装置105的各种硬件组件。bios组件130还可管理处理器125与系统100或主机装置105的各种组件之间的数据流。bios组件130可包含存储于只读存储器(rom)、快闪存储器或其它非易失性存储器中的一或多个中的程序或软件。
31.存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的所需容量或指定容量。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b、本地存储器控制器165-n)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、存储器阵列170-n)。存储器阵列170可为存储器单元的集合(例如，一或多个栅格、一或多个存储体、一或多个拼块、一或多个区段)，其中每一存储器单元可用于存储至少一个数据位。包含两个或更多个存储器裸片的存储器装置110可称为多裸片存储器或多裸片封装或多芯片存储器或多芯片封装。
32.装置存储器控制器155可包含可用于控制存储器装置110的操作的电路、逻辑或组
件。装置存储器控制器155可包含使得存储器装置110能够执行各种操作的硬件、固件或指令，且可用于接收、传输或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可用于与外部存储器控制器120、所述一或多个存储器裸片160或处理器125中的一或多者通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中所描述的存储器装置110的操作。
33.存储器装置110可从主机装置105接收数据或命令或这两者。例如，存储器装置110可接收指示存储器装置110存储用于主机装置105的数据的写入命令或指示存储器装置110将存储于存储器裸片160中的数据提供到主机装置105的读取命令。
34.本地存储器控制器165(例如，在存储器裸片160本地)可包含用于控制存储器裸片160的操作的电路、逻辑或组件。在一些实例中，本地存储器控制器165可用于与装置存储器控制器155通信(例如，接收或传输数据或命令或这两者)。存储器装置110可不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器120可执行本文中所描述的各种功能。由此，本地存储器控制器165可用于与装置存储器控制器155、其它本地存储器控制器165或直接与外部存储器控制器120或处理器125或其组合通信。可包含于装置存储器控制器155或本地存储器控制器165或这两者中的组件的实例可包含用于接收信号(例如，从外部存储器控制器120)的接收器、用于传输信号(例如，到外部存储器控制器120)的传输器、用于解码或解调所接收信号的解码器、用于编码或调制要传输的信号的编码器，或可用于支持装置存储器控制器155或本地存储器控制器165或这两者的所描述操作的各种其它电路或控制器。
35.外部存储器控制器120可用于使得能够在系统100或主机装置105的组件(例如，处理器125)与存储器装置110之间传达信息、数据或命令中的一或多者。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100的其它组件或主机装置105或本文中所描述的功能可由处理器125实施。例如，外部存储器控制器120可为由处理器125或系统100的其它组件或主机装置105实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器120描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或本文中所描述的功能可由存储器装置110的一或多个组件(例如，装置存储器控制器155、本地存储器控制器165)实施，反之亦可。
36.主机装置105的组件可使用一或多个信道115与存储器装置110交换信息。信道115可用于支持外部存储器控制器120和存储器装置110之间的通信。每个信道115可以是在主机装置105和存储器装置之间载送信息的传输介质的实例。每个信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输介质(例如，导体)。信号路径可以是可用于载送信号的导电路径的实例。例如，信道115可包含第一端子，所述第一端子包含在主机装置105处的一或多个引脚或衬垫和在存储器装置110处的一或多个引脚或衬垫。引脚可以是系统100的装置的导电输入或输出点的实例，并且引脚可用于充当信道的部分。
37.信道115(及相关联的信号路径和端子)可专门用于传达一或多种类型的信息。例如，信道115可包含一或多个命令和地址(ca)信道186、一或多个时钟信号(ck)信道188、一或多个数据(dq)信道190、一或多个其它信道192，或其组合。在一些实例中，信令可以使用单倍数据速率(sdr)信令或双倍数据速率(ddr)信令通过信道115传达。在sdr信令中，信号
的一个调制符号(例如，信号电平)可以针对每个时钟循环寄存(例如，在时钟信号的上升或下降边沿上)。在ddr信令中，信号的两个调制符号(例如，信号电平)可以针对每个时钟循环寄存(例如，在时钟信号的上升边沿和下降边沿两者上)。
38.在一些实例中，ca信道186可用于在主机装置105和存储器装置110之间传送命令，包含与命令相关联的控制信息(例如，地址信息)。例如，ca信道186载送的命令可包含具有所需数据的地址的读取命令。ca信道186可包含任何数量的信号路径，用于对一或多个地址或命令数据解码(例如，八个或九个信号路径)。
39.时钟信号信道188可用于在主机装置105和存储器装置110之间传达一或多个时钟信号。每个时钟信号可用于在高状态和低状态之间振荡，并且可支持主机装置105和存储器装置110的动作之间的协调(例如，在时间方面)。在一些实例中，时钟信号可以是单端的。时钟信号可提供用于存储器装置110的命令和寻址操作或存储器装置110的其它系统范围操作的定时参考。因此，时钟信号可以称为控制时钟信号、命令时钟信号或系统时钟信号。系统时钟信号可由系统时钟产生，所述系统时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管)。
40.在一些实例中，数据信道190可用于在主机装置105和存储器装置110之间传达数据或控制信息中的一或多者。例如，数据信道190可传达要写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。
41.信道115可包含任何数量的信号路径(包含单个信号路径)。在一些实例中，信道115可包含多个单独的信号路径。例如，信道可以是x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等等。
42.在一些实例中，所述一或多个其它信道192可包含一或多个错误检测码(edc)信道。edc信道可用于传送错误检测信号，例如校验和，以提高系统可靠性。edc信道可包含任何数量的信号路径。
43.通过信道115传送的信号可使用一或多个不同调制方案调制。在一些实例中，二进制符号(或二进制电平)调制方案可用于调制在主机装置105和存储器装置110之间传送的信号。二进制符号调制方案可以是m进制调制方案的实例，其中m等于二。二进制符号调制方案中的每一符号可用于表示一个数字数据位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于不归零(nrz)、单极编码、双极编码、曼彻斯特编码、具有两个符号的脉冲幅度调制(pam)(例如，pam2)等等。
44.多符号(或多电平)调制方案可用于调制在主机装置105和存储器装置110之间传送的信号。多符号调制方案可以是m进制调制方案的实例，其中m大于或等于三。多符号调制方案中的每一符号可用于表示超过一个数字数据位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于pam3、pam4、pam8等、正交振幅调制(qam)、正交相移键控(qpsk)，等等。多符号信号(例如，pam3信号或pam4信号)可以是使用包含至少三个电平对超过一个信息位进行编码的调制方案调制的信号。多符号调制方案和符号可被替代地称作非二进制、多位或高阶调制方案和符号。
45.在一些情况下，调制方案可增加信道中的数据传递速率。例如，调制方案可以是pam4调制方案的实例。在一些情况下，实施pam4调制方案可以是使用nrz调制方案的替代性调制方案。然而，相比于使用nrz调制方案调制的信号中可存在的isi，pam4信令可包含更多
的isi。接收器可配置成考虑并减少isi。在这些情况下，存储器装置可包含单抽头四相单端pam4 dfe，它在闭环架构中操作，因此相比于不以dfe操作的存储器装置，增大了存储器装置的总体功耗。
46.为了实施此类干扰缓解操作并减少功耗，接收器可包含：第一电路，用于确定使用包含三个或更多个电压电平(例如，pam4)的多电平调制方案调制的信号在第一时钟相位的电压电平；第二电路，用于确定使用多电平调制方案调制的信号在第二时钟相位的电压电平；第三电路，用于确定使用多电平调制方案调制的信号在第三时钟相位的电压电平；及第四电路，用于确定使用多电平调制方案调制的信号在第四时钟相位的电压电平。闭环架构可以是以下的实例：第一电路向第二电路发送反馈信号，第二电路向第三电路发送反馈信号，第三电路向第四电路发送反馈信号，且第四电路向第一电路发送反馈信号。
47.每个电路可与放大器耦合。例如，接收器可包含第一放大器、第二放大器、第三放大器和第四放大器。放大器可接收单端pam4信号，并将所述信号转换成差分信号。放大器可包含配置成减少与所述信号相关联的isi的峰化电路。在一些实例中，每一峰化电路可包含呈主动电感器配置的晶体管。例如，主动电感器配置可引入频率相关峰化，由此将馈送到dfe中的信号(例如，处于每一电路的求和节点的信号)重整形。例如，放大器可配置成减小脉冲响应中的isi。在这些情况下，isi可以减少，由此改进存储器装置的总效率和操作。
48.图2示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的存储器裸片200的实例。存储器裸片200可以是参考图1所描述的存储器裸片160的实例。在一些实例中，存储器裸片200可以称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含各自可编程为存储不同逻辑状态(例如，编程为一组两个或更多个可能状态中的一个)的一或多个存储器单元205。例如，存储器单元205可用于每次存储一个信息位(例如，逻辑0或逻辑1)。存储器单元205(例如，多电平存储器单元)可用于每次存储超过一个信息位(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元205可布置成阵列，例如参考图1所描述的存储器阵列170。
49.存储器单元205可在电容器中存储表示可编程状态的电荷。dram架构可包含电容器，所述电容器包含用于存储表示可编程状态的电荷的介电材料。在其它存储器架构中，其它存储装置和组件是可能的。例如，可以采用非线性介电材料。存储器单元205可包含例如电容器230的逻辑存储组件和开关组件235。电容器230可以是介电电容器或铁电电容器的实例。电容器230的节点可与电压源240耦合，所述电压源可以是单元板参考电压，例如vpl，也可以是地，例如vss。
50.存储器裸片200可包含一或多个存取线(例如，一或多个字线210和一或多个字线数字线215)，这些存取线布置成某一图案，例如网格状图案。存取线可以是与存储器单元205耦合的导电线，并且可用于对存储器单元205执行存取操作。字线210可以称为行线。数字线215可以称为列线或位线。对存取线、行线、列线、字线、数字线或位线或其类似物的提及是可互换的，不会影响理解或操作。存储器单元205可定位在字线210和数字线215的相交点处。
51.读取和写入等操作可通过激活或选择例如字线210或数字线215中的一或多者的存取线在存储器单元205上执行。通过偏置字线210和数字线215(例如，向字线210或数字线215施加电压)，单个存储器单元205可以在它们的相交点处进行存取。在二维或三维配置中
字线210和数字线215的相交点可以称为存储器单元205的地址。
52.存取存储器单元205可以通过行解码器220或列解码器225控制。例如，行解码器220可从本地存储器控制器260接收行地址并基于接收到的行地址激活字线210。列解码器225可从本地存储器控制器260接收列地址并基于接收到的列地址激活数字线215。
53.选择或撤销选择存储器单元205可通过使用字线210激活或撤销激活开关组件235来实现。电容器230可使用开关组件235与数字线215耦合。例如，当开关组件235被撤销激活时电容器230可与数字线215隔离，且当开关组件235被激活时电容器230可与数字线215耦合。
54.感测组件245可用于检测存储在存储器单元205的电容器230上的状态(例如，电荷)，并基于所存储的状态确定存储器单元205的逻辑状态。感测组件245可包含一或多个感测放大器，用于放大或以其它方式转换由存取存储器单元205产生的信号。感测组件245可比较从存储器单元205检测到的信号与参考250(例如，参考电压)。检测到的存储器单元205的逻辑状态可以作为感测组件245的输出提供(例如，提供给输入/输出255)，并且可以向包含存储器裸片200的存储器装置的另一组件指示检测到的逻辑状态。
55.本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225、感测组件245)控制存储器单元205的存取。本地存储器控制器260可以是参考图1所描述的本地存储器控制器165的实例。在一些实例中，行解码器220、列解码器225与感测组件245中的一或多个可以与本地存储器控制器260处于相同位置。本地存储器控制器260可用于从一或多个不同的存储器控制器(例如，与主机装置105相关联的外部存储器控制器120、与存储器裸片200相关联的另一控制器)接收命令或数据中的一或多个，将命令或数据(或这两者)转译成可供存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，并基于执行所述一或多个操作而将数据从存储器裸片200传达到主机装置105。本地存储器控制器260可产生行信号和列地址信号，以激活目标字线210与目标数字线215。本地存储器控制器260还可产生和控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文所论述的所施加电压或电流的幅度、形状或持续时间可以改变，并且针对在操作存储器裸片200中论述的各种操作可以是不同的。
56.本地存储器控制器260可用于对存储器裸片200的一或多个存储器单元205执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等等。在一些实例中，存取操作可由本地存储器控制器260响应于各种存取命令(例如，来自主机装置105)而执行或以其它方式协调。本地存储器控制器260可用于执行此处未列出的其它存取操作或与存储器裸片200的操作相关的其它操作(与存取存储器单元205不直接相关)。
57.本地存储器控制器260可用于对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可编程为存储所要逻辑状态。本地存储器控制器260可识别其上要执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如，目标存储器单元205的地址)耦合的目标字线210和目标数字线215。本地存储器控制器260可激活目标字线210和目标数字线215(例如，向字线210或数字线215施加电压)以存取目标存储器单元205。本地存储器控制器260可在写入操作期间向数字线215施加特定信号(例如，写入脉冲)以在存储器单元
205的电容器230中存储特定状态(例如，电荷)。用作写入操作的部分的脉冲可在一持续时间内包含一或多个电压电平。
58.本地存储器控制器260可用于对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可以确定存储于存储器裸片200的存储器单元205中的逻辑状态。本地存储器控制器260可识别其上要执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205(例如，目标存储器单元205的地址)耦合的目标字线210和目标数字线215。本地存储器控制器260可激活目标字线210和目标数字线215(例如，向字线210或数字线215施加电压)以存取目标存储器单元205。目标存储器单元205可响应于偏置存取线而向感测组件245传递信号。感测组件245可放大信号。本地存储器控制器260可激活感测组件245(例如，锁存感测组件)，并由此比较从存储器单元205接收的信号与参考250。基于所述比较，感测组件245可确定存储在存储器单元205上的逻辑状态。
59.存储器裸片200可配置成使用用多电平调制方案(例如，pam4调制方案)调制的信令存储从主机装置接收的数据。在这些情况下，存储器装置可包含接收器，其可配置成使用多个反馈电路缓解isi，降低功耗(例如，闭环dfe可比开环dfe消耗更少的功率)，并增加存储器装置的带宽。
60.图3示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的电路300的实例。电路300可表示参考图1和2描述的存储器装置110和存储器裸片200的至少一部分。电路300可包含接收器320或者可以是接收器320的实例。接收器320可以并入到存储器装置或主机装置中，并且可以与在存储器装置和主机装置之间延伸的信道耦合。接收器320可包含第一放大器310-a、第二放大器310-b、第三放大器310-c和第四放大器310-d。接收器320可包含第一电路325-a、第二电路325-b、第三电路325-c和第四电路325-d。第一电路325-a可包含反馈电路330-a、锁存电路340-a和解码器345-a。第二电路325-b可包含反馈电路330-b、锁存电路340-b和解码器345-b。第三电路325-c可包含反馈电路330-c、锁存电路340-c和解码器345-c。第四电路325-d可包含反馈电路330-d、锁存电路340-d和解码器345-d。电路300是可通过反馈电路修改信号的电路的实例，如参考图1和2以及本公开的其它方面所描述。
61.在一些系统中，存储器系统的通信信道的带宽(例如，数据吞吐量)可通过使用包含超过两个电平或符号的调制方案来增加，或者可通过增加信号的频率来增加，或这两者。增加带宽可能会产生其它问题，这些问题可能会降低用于增加数据吞吐量的解决方案的有效性。例如，信道损耗可能会增加信号中的isi，或者可能会使用更高的功耗组件来提供更好的容差。在其它实例中，使用更高频率可能会使用更高的功耗组件来考虑更高频率的操作。在一些情况下，信号的频率可能会促进isi。另外或替代地，当使用更高的频率或数据速率时，可以使用高频电路元件或高功率组件，这与其它更低频率的组件相比可能会增加这些组件使用的面积量，从而增加存储器裸片的尺寸和复杂性。在这些情况下，描述了使用多电平调制方案在较低频率范围内操作同时也传输数量增加的位的技术。
62.对于nrz调制方案，所述方案可包含两个电平，使得可以在一个时间段(或单位间隔)内发送单个数字数据位。接收器可以在时钟相位对单位间隔内的信号值进行取样，然后可以选择由信号表示的可能位。对于pam4等多电平调制方案，通过调制总幅度或将电压信
号的总幅度划分成四个电平而不是两个电平，存储器系统可以在同一时间段内发送两位而不是一个位。在相同频率下使用pam4而不是nrz可能会使数据速率加倍。然而，在这些情况下，信道损耗可能会带来其它挑战，包含增加的额外isi、用于额外电压电平的更小的感测窗口，以及具有更严格容差(和更高功耗)的组件。解决其中一些挑战的一种方式是降低信号频率(例如，以一半的频率运行)。在一些情况下，可以使用多相架构(例如，四相架构)来维持信号的频率，但接收器组件的频率降低。此类架构可包含相比其它架构数量有所增加的晶体管，从而增加存储器装置中的负载和输入电容量。多相(例如，四相)架构中包含的晶体管可能比两相架构中包含的晶体管小，然而，由于操作频率较低(例如，接收器并行工作的相位或支路越多，每个支路就可能以更慢的速度或更低的频率操作)。
63.在一些情况下，接收器320可并行化为四个相位(通道或支路)(例如，电路325)以对传入信号解码并在不同相位之间提供反馈，并且减少isi。电路300可以是四相dfe架构的实例。例如，第一相位(例如，第一电路325-a)的反馈可被传递到第二相位(例如，第二电路325-b)，并且第二相位的反馈可被传递到第三相位(例如，第三电路325-c)。第三相位的反馈可被传递到第四相位(例如，第四电路325-d)，并且第四相位的反馈可被传递到第一相位。
64.例如，电路300可支持使用四相架构和多电平调制方案(例如，pam4)的信令。在这些情况下，电路300可包含第一电路325-a、第二电路325-b、第三电路325-c和第四电路325-d，它们彼此平行以用于对通过信道接收的信号305解码。在一些情况下，第一电路325-a、第二电路325-b、第三电路325-c和第四电路325-d可各自包含均衡块。例如，均衡块可包含ctle、接收器前馈均衡(rx-ffe)或dfe。在一些实例中，dfe可用于反射和串扰主导的信道(例如，存储器信道)。第一电路325-a、第二电路325-b、第三电路325-c和第四电路325-d各自以小于与通过信道传送的信号305相关联的第一频率的第二频率操作。第二频率可以指第一电路325-a、第二电路325-b、第三电路325-c和第四电路325-d接收信号315并产生反馈信号350的操作频率。例如，第二频率可以是锁存电路340可用来操作的频率的四分之一。在一些情况下，通过信道传送的信号305以第一频率传送。第一频率可以指与在每一放大器310处接收的信号305相关联的信号频率(例如，数据速率)。
65.放大器310-a、310-b、310-c和310-d可配置成通过与主机装置或存储器装置耦合的信道接收信号305。在一些实例中，信号305可以是单端信号。放大器310-a、310-b、310-c和310-d可配置成基于接收到单端信号而输出差分信号。在一些实例中，放大器310-a、310-b、310-c和310-d可输出单端信号。放大器310-a可耦合到第一电路325-a，并且可配置成产生并输出信号315-a到第一电路325-a。放大器310-b可耦合到第二电路325-b，并且可配置成产生并输出信号315-b到第二电路325-b。放大器310-c可耦合到第三电路325-c，并且可配置成产生并输出信号315-c到第三电路325-c。放大器310-d可耦合到第四电路325-d，并且可配置成产生并输出信号315-d到第四电路325-d。
66.在一些情况下，接收器320可包含放大器310，其与每一相位(例如，电路325)耦合，使得接收器320可包含四个放大器310。放大器310可减少isi，由此减小组件和存储器裸片的大小，并减少存储器裸片的总成本。减少isi可增加与信号315相关联的眼图的面积，使得接收器320可能能够检测电平，同时错误的数量减少。放大器310的输出节点可以是求和节点的实例。在这些情况下，放大器310的输出节点可对放大器310的差分输出和来自加权电
路355(例如，cml抽头电路)的信号求和。
67.每一放大器310可包含配置成减少与信号305相关联的isi的峰化电路。例如，isi可在第一时钟相位和第二时钟相位之间、第二时钟相位和第三时钟相位之间及第三时钟相位和第四时钟相位之间减少。时钟相位可以指接收器比较输入信号与一或多个参考信号并由此识别通过输入信号传送的数据的候选者的时间实例(所述四个时钟相位中的一个)。每一峰化电路可包含呈主动电感器配置的晶体管。例如，主动电感器配置可引入频率相关峰化，由此对发送到dfe的信号305(例如，在每一电路的求和节点处的信号)重整形。例如，放大器310可配置成减少去往下一个位(例如，信号305)的能量。在这些情况下，isi可减少，由此改进存储器装置的总效率和操作。参考图4更详细地描述放大器310-a、310-b、310-c和310-d的一些特征。
68.信号315-a、315-b、315-c和315-d可各自为差分信号的实例。在一些情况下，信号315-a、315-b、315-c和315-d可各自为单端信号的实例。在一些情况下，信号315-a、315-b、315-c和315-d可以是相同信号。在一些情况下，信号315-a、315-b、315-c和315-d可各自使用多电平调制方案(例如，pam4)调制，并且可包含在通过信道传送之后isi的剩余部分。在一些实例中，线性驱动器可产生差分pam4信号。
69.在一些情况下，放大器310-a可与反馈电路330-a耦合。反馈电路330-a可包含求和电路335-a和加权电路355-a。在这些情况下，求和电路335-a可与放大器310-a耦合。反馈电路330-a可与锁存电路340-a耦合。例如，求和电路335-a可与锁存电路340-a耦合。锁存电路340-a可包含strongarm锁存器(例如，基于strong arm的差分切分器)。取样事件可发生在锁存电路340-a处。例如，锁存电路340-a可在第一时钟相位(例如，0
°
时钟相位)将差分信号切分。在一些实例中，锁存电路340-a可与解码器345-a耦合。解码器345-a可以是但不限于温度计码解码器的实例。
70.在一些情况下，放大器310-b可与反馈电路330-b耦合。反馈电路330-b可包含求和电路335-b和加权电路355-b。在这些情况下，求和电路335-b可与放大器310-b耦合。反馈电路330-b可与锁存电路340-b耦合。例如，求和电路335-b可与锁存电路340-b耦合。锁存电路340-b可包含strongarm锁存器(例如，基于strong arm的差分切分器)。取样事件可发生在锁存电路340-b处。例如，锁存电路340-b可在第二时钟相位(例如，90
°
时钟相位)将差分信号切分。在一些实例中，锁存电路340-b可与解码器345-b耦合。解码器345-b可以是但不限于温度计码解码器的实例。
71.放大器310-c可与反馈电路330-c耦合。反馈电路330-c可包含求和电路335-c和加权电路355-c。在这些情况下，求和电路335-c可与放大器310-c耦合。反馈电路330-c可与锁存电路340-c耦合。例如，求和电路335-c可与锁存电路340-c耦合。锁存电路340-c可包含strongarm锁存器(例如，基于strong arm的差分切分器)。取样事件可发生在锁存电路340-c处。例如，锁存电路340-c可在第三时钟相位(例如，180
°
时钟相位)将差分信号切分。在一些实例中，锁存电路340-c可与解码器345-c耦合。解码器345-c可以是但不限于温度计码解码器的实例。
72.放大器310-d可与反馈电路330-d耦合。反馈电路330-d可包含求和电路335-d和加权电路355-d。在这些情况下，求和电路335-d可与放大器310-d耦合。反馈电路330-d可与锁存电路340-d耦合。例如，求和电路335-d可与锁存电路340-d耦合。锁存电路340-d可包含
strongarm锁存器(例如，基于strong arm的差分切分器)。取样事件可发生在锁存电路340-d处。例如，锁存电路340-d可在第三时钟相位(例如，270
°
时钟相位)将差分信号切分。在一些实例中，锁存电路340-d可与解码器345-d耦合。解码器345-d可以是但不限于温度计码解码器的实例。
73.在一些情况下，信号315-a、315-b、315-c和315-d可使用包含四个符号的调制方案调制，其中每一符号可以由一电压电平表示。电压电平可以指信号315-a、315-b、315-c和315-d中的每一个与接地电压之间的电压差，并由此识别信号315-a、315-b、315-c和315-d中的每一个的电压。对于例如pam4的多电平调制方案，电压信号的总幅度可划分成四个电平(例如，电压电平)。例如，多电平调制方案可包含信号电平l0、l1、l2和l3。信号315-a、315-b、315-c和315-d可以是一或多个差分信号。信号315-a、315-b、315-c和315-d可包含真实信号(例如，p信号)和互补信号(例如，n信号)。p信号可处于信号电平l3，对应的n信号可处于信号电平l0。在其它实例中，p信号可处于信号电平l2，对应的n信号可处于信号电平l1。在一些情况下，p信号可处于信号电平l1，对应的n信号可处于信号电平l2。
74.在一些情况下，放大器310-a可与第一电路325-a的输入耦合。例如，放大器310-a可接收信号305并输出信号315-a。第一电路325-a可配置成确定信号315-a在不同于由其它电路325确定的其它时钟相位的特定时钟相位的符号或电压电平。在一些情况下，第一电路325-a可基于减小isi而确定在第一时钟相位出现的信号的电压电平。
75.求和电路335-a可从放大器310-a接收信号并将信号输出到锁存电路340-a。求和电路335-a可以是配置成对主信号(例如，信号315-a)和反馈信号(例如，反馈信号350-d)求和的求和节点的实例。锁存电路340-a可比较所述信号与一或多个不同参考电压。例如，锁存电路340-a可包含一或多个锁存电路，其中每一锁存电路比较所述信号与不同参考电压。锁存电路340-a中的锁存电路数量可基于调制方案中包含的符号数量。例如，对于pam4方案，锁存电路340-a可包含三个锁存电路，用于区分可存在于信号中的不同电平中的一些或全部。如本文中进一步详细地描述，锁存电路340-a可基于比较所述信号与参考电压而产生反馈信号350-a。反馈信号350-a可以是差分信号的实例。
76.反馈信号350-a可包含锁存电路340-a的输出。在一些实例中，反馈信号350-a可包含一或多个不同信号。每一信号可输出用于锁存电路340-a的特定锁存电路。在一些情况下，反馈信号中的每一信号可以是使用双电平调制方案调制的差分信号的实例。在一些情况下，可以使用选择性偏置技术在两个不同电压电平下将p信号和n信号(例如，差分信号的两个部分)切分。例如，单个锁存器可配置成比较p信号与第一参考电压并比较n信号与另一参考电压。在一些情况下，解码器345-a可从锁存电路340-a接收反馈信号350-a。例如，解码器345-a可基于反馈信号350-a确定与在第一时钟相位期间传输的信号相关联的符号。在一些实例中，反馈信号350-a可包含一或多个差分信号。在此类实例中，可以使用选择性偏置技术将传入的单端信号切分并产生反馈信号。
77.在一些情况下，放大器310-b可与第二电路325-b的输入耦合。例如，放大器310-b可接收信号305并输出信号315-b。第二电路325-b可配置成确定信号315-b在不同于由其它电路325确定的其它时钟相位的特定时钟相位的符号或电压电平。在一些情况下，第二电路325-b可基于反馈电路330-a修改输入到第二电路325-b中的信号而确定在第二时钟相位出现的信号的电压电平。
78.求和电路335-b可从放大器310-b接收信号并将信号输出到锁存电路340-b。求和电路335-b可以是配置成对主信号(例如，信号315-b)和反馈信号(例如，反馈信号350-a)求和的求和节点的实例。锁存电路340-b可比较所述信号与一或多个不同参考电压。例如，锁存电路340-b可包含一或多个锁存电路，其中每一锁存电路比较所述信号与不同参考电压。锁存电路340-b中的锁存电路数量可基于调制方案中包含的符号数量。例如，对于pam4方案，锁存电路340-b可包含三个锁存电路，用于区分可存在于信号中的不同电平中的一些或全部。如本文中进一步详细地描述，锁存电路340-b可基于比较所述信号与参考电压而产生反馈信号350-b。反馈信号350-b可以是差分信号的实例。
79.反馈信号350-b可包括锁存电路340-b的输出。在一些实例中，反馈信号350-b可包含一或多个不同信号。每一信号可输出用于锁存电路340-b的特定锁存电路。在一些情况下，反馈信号中的每一信号可以是使用双电平调制方案调制的差分信号的实例。在一些情况下，可以使用选择性偏置技术在两个不同电压电平下将p信号和n信号(例如，差分信号的两个部分)切分。例如，单个锁存器可配置成比较p信号与第一参考电压并比较n信号与另一参考电压。在一些情况下，解码器345-b可从锁存电路340-b接收反馈信号350-b。例如，解码器345-b可基于反馈信号350-b确定与在第二时钟相位期间传输的信号相关联的符号。在一些实例中，反馈信号350-b可包含一或多个差分信号。在此类实例中，可以使用选择性偏置技术将传入的单端信号切分并产生反馈信号。
80.在一些情况下，放大器310-c可与第三电路325-c的输入耦合。例如，放大器310-c可接收信号305并输出信号315-c。第三电路325-c可配置成确定信号315-c在不同于由其它电路325确定的其它时钟相位的特定时钟相位的符号或电压电平。在一些情况下，第三电路325-c可基于反馈电路330-b修改输入到第三电路325-c中的信号而确定在第三时钟相位出现的信号的电压电平。
81.求和电路335-c可从放大器310-c接收信号并将信号输出到锁存电路340-c。求和电路335-c可以是配置成对主信号(例如，信号315-c)和反馈信号(例如，反馈信号350-b)求和的求和节点的实例。锁存电路340-c可比较所述信号与一或多个不同参考电压。例如，锁存电路340-c可包含一或多个锁存电路，其中每一锁存电路比较所述信号与不同参考电压。锁存电路340-c中的锁存电路数量可基于调制方案中包含的符号数量。例如，对于pam4方案，锁存电路340-c可包含三个锁存电路，用于区分可存在于信号中的不同电平中的一些或全部。如本文中进一步详细地描述，锁存电路340-c可基于比较所述信号与参考电压而产生反馈信号350-c。反馈信号350-c可以是差分信号的实例。
82.反馈信号350-c可包括锁存电路340-c的输出。在一些实例中，反馈信号350-c可包含一或多个不同信号。每一信号可输出用于锁存电路340-b的特定锁存电路。在一些情况下，反馈信号中的每一信号可以是使用双电平调制方案调制的差分信号的实例。在一些情况下，可以使用选择性偏置技术在两个不同电压电平下将p信号和n信号(例如，差分信号的两个部分)切分。例如，单个锁存器可配置成比较p信号与第一参考电压并比较所述n信号与另一参考电压。在一些情况下，解码器345-c可从锁存电路340-c接收反馈信号350-c。例如，解码器345-c可基于反馈信号350-c确定与在第三时钟相位期间传输的信号相关联的符号。在一些实例中，反馈信号350-c可包含一或多个差分信号。在此类实例中，可以使用选择性偏置技术将传入的单端信号切分并产生反馈信号。
83.在一些情况下，放大器310-d可与第四电路325-d的输入耦合。例如，放大器310-d可接收信号305并输出信号315-d。第四电路325-d可配置成确定信号315-d在不同于由其它电路325确定的其它时钟相位的特定时钟相位的符号或电压电平。在一些情况下，第四电路325-d可基于反馈电路330-c修改输入到第四电路325-d中的信号而确定在第四时钟相位出现的信号的电压电平。
84.求和电路335-d可从放大器310-d接收信号并将信号输出到锁存电路340-d。求和电路335-d可以是配置成对主信号(例如，信号315-d)和反馈信号(例如，反馈信号350-c)求和的求和节点的实例。锁存电路340-d可比较所述信号与一或多个不同参考电压。例如，锁存电路340-d可包含一或多个锁存电路，其中每一锁存电路比较所述信号与不同参考电压。锁存电路340-d中的锁存电路数量可基于调制方案中包含的符号数量。例如，对于pam4方案，锁存电路340-d可包含三个锁存电路，用于区分可存在于信号中的不同电平中的一些或全部。如本文中进一步详细地描述，锁存电路340-d可基于比较所述信号与参考电压而产生反馈信号350-d。反馈信号350-d可以是差分信号的实例。
85.反馈信号350-d可包括锁存电路340-d的输出。在一些实例中，反馈信号350-d可包含一或多个不同信号。每一信号可输出用于锁存电路340-d的特定锁存电路。在一些情况下，反馈信号中的每一信号可以是使用双电平调制方案调制的差分信号的实例。在一些情况下，可以使用选择性偏置技术在两个不同电压电平下将p信号和n信号(例如，差分信号的两个部分)切分。例如，单个锁存器可配置成比较p信号与第一参考电压并比较n信号与另一参考电压。在一些情况下，解码器345-d可从锁存电路340-d接收反馈信号350-d。例如，解码器345-d可基于反馈信号350-d确定与在第四时钟相位期间传输的信号相关联的符号。在一些实例中，反馈信号350-d可包含一或多个差分信号。在此类实例中，可以使用选择性偏置技术将传入的单端信号切分并产生反馈信号。
86.由电路300接收的信号可包含一定量的isi。反馈电路330-a、330-b、330-c和330-d可配置成减少或校正isi，并由此在锁存和解码之前改进信号的质量。反馈电路330-a可配置成获取第一时钟相位的输出，并将所述信息馈送回到第二电路325-b以在后续时钟相位(例如，第二时钟相位)补偿信号中的isi。在一些情况下，反馈电路330-a可配置成获取第一时钟相位的输出，并将所述信息馈送回到呈后续电路的任何组合形式的第二电路325-b、第三电路325-c或第四电路325-d，以在出现在与第一电路325-a相关联的第一时钟相位之后的任一组时钟相位补偿信号中的isi。在一些情况下，反馈电路330(包含反馈电路330-a)可包含一或多个延迟电路，用于促进去往在第一时钟相位之后出现的所述一或多个时钟相位的反馈信号。延迟电路可延迟在第一时钟相位产生的反馈信号350-a。
87.反馈电路330-b可配置成获取第二时钟相位的输出，并将所述信息馈送回到第三电路325-c以在后续时钟相位(例如，第三时钟相位)补偿信号中的isi。在一些情况下，反馈电路330-b可配置成获取第二时钟相位的输出，并将所述信息馈送回到呈后续电路的任何组合形式的第三电路325-c、第四电路325-d或第一电路325-a，以在出现在与第二电路325-b相关联的第二时钟相位之后的任一组时钟相位补偿信号中的isi。在一些情况下，反馈电路330(包含反馈电路330-b)可包含一或多个延迟电路，用于促进去往在第二时钟相位之后出现的所述一或多个时钟相位的反馈信号。延迟电路可延迟在第二时钟相位产生的反馈信号350-b。
88.反馈电路330-c可配置成获取第三时钟相位的输出，并将所述信息馈送回到第四电路325-d以在后续时钟相位(例如，第四时钟相位)补偿信号中的isi。在一些情况下，反馈电路330-c可配置成获取第三时钟相位的输出，并将所述信息馈送回到呈后续电路的任何组合形式的第四电路325-d、第一电路325-a或第二电路325-b，以在出现在与第三电路325-c相关联的第三时钟相位之后的任一组时钟相位补偿信号中的isi。在一些情况下，反馈电路330(包含反馈电路330-c)可包含一或多个延迟电路，用于促进去往在第三时钟相位之后出现的所述一或多个时钟相位的反馈信号。延迟电路可延迟在第三时钟相位产生的反馈信号350-c。
89.反馈电路330-d可配置成获取第四时钟相位的输出，并将所述信息馈送回到第一电路325-a以在后续时钟相位(例如，第一时钟相位)补偿信号中的isi。在一些情况下，反馈电路330-d可配置成获取第三时钟相位的输出，并将所述信息馈送回到呈后续电路的任何组合形式的第一电路325-a、第二电路325-b或第三电路325-c，以在出现在与第四电路325-d相关联的第四时钟相位之后的任一组时钟相位补偿信号中的isi。在一些情况下，反馈电路330(包含反馈电路330-d)可包含一或多个延迟电路，用于促进去往在第四时钟相位之后出现的所述一或多个时钟相位的反馈信号。延迟电路可延迟在第四时钟相位产生的反馈信号350-d。
90.在一些实例中，由第一电路325-a确定的信号的电压电平可基于反馈电路330-a使信号基于前一时钟相位(或两个或更多个先前时钟相位)的输出来修改。例如，反馈电路330-a可与第四电路325-d的输出(例如，反馈信号350-d)和第一电路325-a的输入(例如，信号315-a)耦合。反馈电路330-a可从第四电路325-d和/或锁存电路340-d接收反馈信号350-d。反馈信号350-d可指示关于前一时钟相位的电压电平的信息。
91.反馈电路330-a可基于反馈信号350-d修改输入到第一电路325-a中的信号315-a。在这些情况下，反馈电路330-a可均衡多电平信号。例如，反馈电路330-a可包含加权电路355-a。加权电路355-a可向信号施加不同反馈信号。在一些情况下，加权电路355-a可包含一或多个抽头电路，用于根据反馈参数对反馈信号350-d加权。加权电路355-a可使反馈信号350-d乘以一抽头权重。在一些情况下，加权电路355-a的dfe抽头值(例如，抽头权重)可由加权电路355-a中包含的抽头电路的尾电流控制。例如，加权电路355-a可与求和电路335-a和锁存电路340-d耦合(例如，以接收反馈信号350-d)。在一些情况下，反馈电路330-a可包含延迟电路。延迟电路可将反馈信号延迟至少一个时钟相位。在一些情况下，延迟电路可与加权电路355-a耦合。反馈电路330-a还可使用全速率时钟架构。
92.在一些情况下，与第二电路325-b的输入和第一电路325-a的输出耦合的反馈电路330-a可配置成基于反馈信号350-a修改输入到第二电路325-b中的信号。在这些情况下，基于比较所述信号与参考电压及确定在第一时钟相位出现的电压电平来修改发送到第二电路325-b的信号。
93.在一些实例中，由第二电路325-b确定的信号的电压电平可基于反馈电路330-b使信号基于前一时钟相位(或两个或更多个先前时钟相位)的输出来修改。例如，反馈电路330-b可与第一电路325-a的输出(例如，反馈信号350-a)和第二电路325-b的输入(例如，信号315-b)耦合。反馈电路330-b可从第一电路325-a和/或锁存电路340-a接收反馈信号350-a。反馈信号350-a可指示关于前一时钟相位的电压电平的信息。
94.反馈电路330-b可基于反馈信号350-a修改输入到第二电路325-b中的信号315-b。在这些情况下，反馈电路330-b可均衡多电平信号。例如，反馈电路330-b可包含加权电路355-b。加权电路355-b可向信号施加不同反馈信号。在一些情况下，加权电路355-b可包含一或多个抽头电路，用于根据反馈参数对反馈信号350-a加权。加权电路355-b可使反馈信号350-a乘以一抽头权重。在一些情况下，加权电路355-b的dfe抽头值(例如，抽头权重)可由加权电路355-b中包含的抽头电路的尾电流控制。例如，加权电路355-b可与求和电路335-b和锁存电路340-a耦合(例如，以接收反馈信号350-a)。在一些情况下，反馈电路330-b可包含延迟电路。延迟电路可将反馈信号延迟至少一个时钟相位。在一些情况下，延迟电路可与加权电路355-b耦合。反馈电路330-b还可使用全速率时钟架构。
95.在一些情况下，与第三电路325-c的输入和第二电路325-b的输出耦合的反馈电路330-b可配置成基于反馈信号350-b修改输入到第三电路325-c中的信号。在这些情况下，基于比较所述信号与参考电压及确定在第二时钟相位出现的电压电平来修改发送到第三电路325-c的信号。
96.在一些实例中，由第三电路325-c确定的信号的电压电平可基于反馈电路330-c使信号基于前一时钟相位(或两个或更多个先前时钟相位)的输出来修改。例如，反馈电路330-c可与第二电路325-b的输出(例如，反馈信号350-b)和第三电路325-c的输入(例如，信号315-c)耦合。反馈电路330-c可从第二电路325-b和/或锁存电路340-b接收反馈信号350-b。反馈信号350-b可指示关于前一时钟相位的电压电平的信息。
97.反馈电路330-c可基于反馈信号350-b修改输入到第三电路325-c中的信号315-c。在这些情况下，反馈电路330-c可均衡多电平信号。例如，反馈电路330-c可包含加权电路355-c。加权电路355-c可向信号施加不同反馈信号。在一些情况下，加权电路355-c可包含一或多个抽头电路，用于根据反馈参数对反馈信号350-b加权。加权电路355-c可使反馈信号350-b乘以抽头权重。在一些情况下，加权电路355-c的dfe抽头值(例如，抽头权重)可由加权电路355-c中包含的抽头电路的尾电流控制。例如，加权电路355-c可与求和电路335-c和锁存电路340-b耦合(例如，以接收反馈信号350-b)。在一些情况下，反馈电路330-c可包含延迟电路。延迟电路可将反馈信号延迟至少一个时钟相位。在一些情况下，延迟电路可与加权电路355-c耦合。反馈电路330-c还可使用全速率时钟架构。
98.在一些情况下，与第四电路325-d的输入和第三电路325-c的输出耦合的反馈电路330-c可配置成基于反馈信号350-c修改输入到第四电路325-d中的信号。在这些情况下，基于比较所述信号与参考电压及确定在第三时钟相位出现的电压电平来修改发送到第四电路325-d的信号。
99.在一些实例中，由第四电路325-d确定的信号的电压电平可基于反馈电路330-d使信号基于前一时钟相位(或两个或更多个先前时钟相位)的输出来修改。例如，反馈电路330-d可与第三电路325-c的输出(例如，反馈信号350-c)和第四电路325-d的输入(例如，信号315-d)耦合。反馈电路330-d可从第三电路325-c和/或锁存电路340-c接收反馈信号350-c。反馈信号350-c可指示关于前一时钟相位的电压电平的信息。
100.反馈电路330-d可基于反馈信号350-c修改输入到第四电路325-d中的信号315-d。在这些情况下，反馈电路330-d可均衡多电平信号。例如，反馈电路330-d可包含加权电路355-d。加权电路355-d可向信号施加不同反馈信号。在一些情况下，加权电路355-d可包含
一或多个抽头电路，用于根据反馈参数对反馈信号350-c加权。加权电路355-d可使反馈信号350-c乘以抽头权重。在一些情况下，加权电路355-d的dfe抽头值(例如，抽头权重)可由加权电路355-d中包含的抽头电路的尾电流控制。例如，加权电路355-d可与求和电路335-d和锁存电路340-c耦合(例如，以接收反馈信号350-c)。在一些情况下，反馈电路330-d可包含延迟电路。延迟电路可将反馈信号延迟至少一个时钟相位。在一些情况下，延迟电路可与加权电路355-d耦合。反馈电路330-d还可使用全速率时钟架构。
101.在一些情况下，与第一电路325-a的输入和第四电路325-d的输出耦合的反馈电路330-d可配置成基于反馈信号350-d修改输入到第一电路325-a中的信号。在这些情况下，基于比较所述信号与参考电压及确定在第四时钟相位出现的电压电平来修改发送到第一电路325-a的信号。
102.图4示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的放大器400的实例。放大器400可以是参考图3所描述的放大器310-a、310-b、310-c和310-d的实例。在一些实例中，放大器400可配置成减少与信号相关联的isi。接收器的每一相位(例如，电路)可包含放大器400。在这些情况下，存储器装置可包含四个放大器400。
103.放大器400可包含开关组件410-a和410-b及电阻器415-a和415-b。开关组件410-a和410-b可各自为晶体管的实例。在一些情况下，开关组件410-a和410-b可以是nmos晶体管的实例。开关组件410-a和410-b可以是呈主动电感器配置的晶体管的实例。例如，放大器400可包含峰化电路425，其中峰化电路425可包含与电阻器415-a串联的开关组件410-a，及与电阻器415-b串联的开关组件410-b。
104.为了补偿信道上可用的有限带宽，放大器400可配置成引入电感峰化。在这些情况下，开关组件410-a和410-b(例如，nmos主动电感器)可实施电感峰化。放大器400可诱发主动频率提升以降低isi。由于脉冲响应(例如，反馈信号)中的分散，数据信号(例如，波形)的下降边沿可能向前或向后移动，从而导致isi。由于脉冲响应(例如，反馈信号)中的分散，数据信号(例如，波形)的上升边沿可能向前或向后移动，从而导致isi。在一些情况下，由于不同信号频率的损耗可能不同，因此脉冲响应中的分散可能会导致数据信号的下降边沿或上升边沿延伸。
105.在这些情况下，峰化电路425可减少数据信号脉冲的延伸下降边沿的剩余能量(例如，拖尾能量)。例如，峰化电路425可以消除isi，从而增加与信号相关联的眼图的面积。在较低的操作频率下，放大器400可减少或消除拖尾能量。isi的减少可减少后续位(例如，后续单位间隔)中的能量量。在一些情况下，放大器400放大信号，并在电路接收到信号之前首先减少isi。然后，电路和反馈电路可以进一步减少或消除isi。峰化电路425(例如，包含开关组件410-a和410-b及电阻器415-a和415-a)可以部分地或完全地从信号中去除isi。
106.在一些情况下，放大器400还可包含开关组件410-c、410-d和410-e及地节点420。开关组件410-c和410-d可以是晶体管的实例。开关组件410-c和410-d可以饱和模式操作，可实现差分增益，并且可针对切换高和低的情况在输出节点维持类似的等效阻抗。在一些情况下，开关组件410-e可以是nmos晶体管的实例。在这些情况下，开关组件410-e可以是在由地节点420供应的电压下偏置的电流源的实例。
107.放大器400可在开关组件410-c的栅极处接收第一信号(例如，单端信号)并在开关组件410-d的栅极处接收第二信号(例如，差分信号)。第二信号可以是参考电压的实例。接
着，放大器400可以输出pam4差分信号。例如，放大器400可将差分信号405-a(例如，p信号)输出到与放大器400耦合的电路(例如，求和电路)中，并将差分信号405-b(例如，n信号)输出到与放大器400耦合的电路(例如，求和电路)中。在这些情况下，放大器400可在反馈电路之前实施。在一些情况下，差分信号405-a和405-b的均衡可实施于当前模式逻辑(cml)中。差分信号可包含真实信号(例如，p信号)和互补信号(例如，n信号)。在一些实例中，放大器400可输出差分信号。例如，放大器400可将差分信号输出到与放大器400耦合的电路(例如，求和电路)中，并将差分信号输出到与放大器400耦合的电路(例如，求和电路)中。
108.图5示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的电路500的实例。电路500可包含反馈电路515和锁存电路525-a、525-b和525-c，它们可分别为参考图3所描述的反馈电路和锁存电路的实例。更确切地说，反馈电路515可以是参考图3所描述的反馈电路330-a、330-b、330-c和330-d的实例。反馈电路515可包含求和电路520和加权电路510-a、510-b和510-c，它们可分别为参考图3所描述的求和电路和加权电路的实例。
109.反馈电路515可接收pam4差分信号。例如，反馈电路515可接收差分信号505-a(例如，p信号)到求和电路520中并接收差分信号505-b(例如，n信号)到求和电路520中。在一些情况下，差分信号505-a和505-b的均衡可实施于当前模式逻辑(cml)中。在一些情况下，一或多个加权电路510可实施于反馈电路515中。例如，反馈电路可包含加权电路510-a、510-b和510-c。加权电路510-a可包含开关组件535-b、535-a和535-c及地节点530-a(例如，偏置电压)。开关组件535-b和535-a可以是晶体管的实例。开关组件535-c可以是nmos晶体管的实例。在一些情况下，抽头权重(例如，经由加权电路510-a施加到反馈信号的权重)可通过改变开关组件535-c、535-f和535-i的宽度来实施。开关组件535-b和535-a可与求和电路520成电子连通。
110.每一加权电路510-a、510-b或510-c可配置成放大或衰减来自锁存电路525-a、525-b或525-c的不同反馈信号。当反馈信号是差分信号时，p信号可馈送到一个开关组件535(例如，开关组件535-b、535-d或535-g)的栅极中，并且n信号可馈送到另一开关组件535(例如，开关组件535-a、535-e或535-h)的栅极中。反馈信号的放大或衰减可基于开关组件535-c、535-f或535-i的大小(例如，下拉强度或上拉强度)。反馈参数可配置成使开关组件535-c、535-f或535-i的值改变。在一些情况下，每一加权电路510-a、510-b或510-c的参数可为可独立配置的。在其它情况下，每一加权电路510-a、510-b或510-c的参数可以是相关或相同的。反馈参数可指示值在模式寄存器中改变或设置。
111.在一些情况下，在加权电路510-a处接收的反馈信号可添加到差分信号505-a和505-b中或从在求和电路520处接收的差分信号505-a和505-b中减去。反馈信号的减去可用于有损信道中。在一些情况下，数据信号的延伸下降边沿可由于脉冲响应中的分散而出现。在一些情况下，反馈电路515可以减少isi并改进位错误率(ber)。例如，可以通过使用由每一锁存电路525-a、525-b和525-c输出的反馈减去分散能量来减少isi。反馈信号可在每一锁存电路525-a、525-b和525-c的输入处添加到差分信号505-a和505-b中。在一些情况下，反馈信号可在开关组件535-a、535-b、535-d、535-e、535-g或535-h处接收。根据本文所公开的实例，ber可减少，由此提高信号清晰度。与未实施反馈电路的眼图相比，描绘反馈电路实施方案结果的眼图可示出更大的眼高和眼宽。例如，反馈电路实施方案可示出7.2％的眼宽
增量和48％的眼高增量。
112.加权电路510-b可包含开关组件535-f、开关组件535-d和535-e及地节点530-b。开关组件535-d和535-e可以是晶体管的实例。开关组件535-f可以是nmos晶体管的实例。在一些情况下，抽头权重(例如，经由加权电路510-b施加到反馈信号的权重)可通过改变开关组件535-c、535-f和535-i的宽度来实施。开关组件535-d和535-e可与求和电路520电子连通。在一些情况下，在加权电路510-b处接收的反馈信号可添加到差分信号505-a和505-b中或从在求和电路520处接收的差分信号505-a和505-b中减去。例如，反馈信号可在开关组件535-d和535-e处接收。
113.加权电路510-c可包含开关组件535-f、开关组件535-g和535-h及地节点530-c。开关组件535-g和535-h可以是晶体管的实例。开关组件535-f可以是nmos晶体管的实例。在一些情况下，抽头权重(例如，经由加权电路510-c施加到反馈信号的权重)可通过改变开关组件535-c、535-f和535-i的宽度来实施。在一些情况下，开关组件535-c、535-f和535-i的宽度可彼此相等。
114.开关组件535-g和535-h可与求和电路520电子连通。在一些情况下，在加权电路510-c处接收的反馈信号可添加到差分信号505-a和505-b中或从在求和电路520处接收的差分信号505-a和505-b中减去。例如，反馈信号可在开关组件535-g和535-h处接收。
115.在一些情况下，锁存电路525-a、525-b和525-c可从求和电路520接收信号。例如，锁存电路525-a可向加权电路510-a发送第一反馈信号，锁存电路525-b可向加权电路510-b发送不同于第一反馈信号的第二反馈信号，并且锁存电路525-c可向加权电路510-c发送不同于第一和第二反馈信号的第三反馈信号。
116.由于脉冲响应(例如，反馈信号)中的分散，数据信号(例如，波形)的下降边沿可能向前或向后移动，从而导致isi。在这些情况下，与信号相关联的能量可能会干扰下一个符号或位。反馈电路515可以减少isi，并减少可能干扰后续符号或位的剩余能量。例如，可以通过使用由每一锁存电路525-a、525-b和525-c输出的反馈减去分散能量来减少isi。根据本文所公开的实例，可以减少isi，从而提高信号清晰度并增加眼图区域的大小。例如，与未实施反馈电路的眼图相比，描绘反馈电路实施方案结果的眼图可示出更大的眼高和眼宽。
117.在一些情况下，电路500可以是单抽头电路的实例。例如，加权电路510-a、510-b和510-c可在同一时间间隔期间操作。加权电路510-a、510-b和510-c可修改(例如，加权)反馈信号。例如，加权电路510-a可修改从锁存电路525-a接收的信号，并将修改后的信号输出到求和电路520并输出回到锁存电路525-a。加权电路510-b可修改从锁存电路525-b接收的信号，并将修改后的信号输出到求和电路520并输出回到锁存电路525-b。加权电路510-c可修改从锁存电路525-c接收的信号，并将修改后的信号输出到求和电路520并输出回到锁存电路525-c。在这些情况下，加权电路510可减少与数据信号的下降边沿相关联的剩余能量(例如，拖尾能量)。
118.图6示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的锁存电路600的实例。锁存电路600可以是参考图3所描述的锁存电路340-a、340-b、340-c和340-d中的每一个中包含的实例至少一个锁存器。在一些实例中，每一锁存电路(例如，锁存电路340-a)可包含三个锁存电路块(例如，类似于参考图5所描述的锁存电路525-a、525-b或525-c的电路)。锁存电路600可比较信号的电压电平与参考电压。在一些实例中，在锁存
电路600处接收的信号可以是pam4信号和/或差分信号。
119.锁存电路600可包含第一输入电路605-a。第一输入电路605-a可配置成从求和电路335或520接收p信号或n信号。例如，第一输入电路605-a可包含开关组件610-a(例如，第一开关组件)。开关组件610-a可以是nmos晶体管的实例。开关组件610-a可在开关组件610-a的栅极处接收第一信号615-a。第一信号615-a可以是从参考图3或5描述的求和电路335或520输出的信号的实例。第一信号615-a可以是差分信号和/或pam4信号的实例。第一信号615-a可为差分pam4信号的一部分。放大器电路(例如，参考图3所描述的放大器310)可将第一信号615-a传输到第一输入电路605-a。例如，第一信号615-a可传输到开关组件610-a的栅极。锁存电路600还可包含地节点620-a。地节点620-a可耦合到开关组件610-e。在这些情况下，开关组件610-e可控制第一输入电路605-a和地节点620-a之间的通信。
120.第一输入电路605-a还可包含开关组件610-b(例如，第二开关组件)。开关组件610-b可以是nmos晶体管的实例。开关组件610-b可配置成接收第一控制信号625-a，其可配置成调节锁存器和，并由此至少部分地设置与第一信号615-a比较的参考电压的值。例如，第一控制信号625-a可传输到开关组件610-b的栅极以向锁存电路600施加偏置。
121.锁存电路600可包含第二输入电路605-b。第二输入电路605-b可配置成从求和电路335或520接收p信号或n信号。例如，第二输入电路605-b可包含开关组件610-c(例如，第三开关组件)。开关组件610-c可以是nmos晶体管的实例。开关组件610-c可在开关组件610-c的栅极处接收第二信号615-b。第二信号可以是从参考图3或5描述的求和电路335或520输出的信号的实例。第二信号615-b可以是差分信号和/或pam4信号的实例。第二信号615-b可为差分pam4信号的一部分。
122.放大器电路(例如，参考图3所描述的放大器310)可将第二信号615-b传输到第二输入电路605-b。例如，第二信号615-b可传输到开关组件610-c的栅极。在一些情况下，锁存电路600可包含地节点620-b。地节点620-b可耦合到开关组件610-f。在这些情况下，开关组件610-f可控制第二输入电路605-b和地节点620-b之间的通信。
123.第二输入电路605-b还可包含开关组件610-d(例如，第四开关组件)。开关组件610-d可以是nmos晶体管的实例。开关组件610-d可配置成接收第二控制信号625-b，其可配置成调节锁存器，并由此至少部分地设置与第二信号615-b比较的参考电压的值。例如，第二控制信号625-b可传输到开关组件610-d的栅极以向锁存电路600施加偏置。在一些实例中，第二控制信号625-b可与第一控制信号625-a相同。在其它实例中，第二控制信号625-b可不同于第一控制信号625-a。
124.锁存电路600可包含其它电路系统用于操作。锁存电路600可包含导电线630。导电线630可向锁存电路600供应电压。锁存电路600还可包含第一对交叉耦合的晶体管。例如，第一对交叉耦合的晶体管可包含开关组件610-g和610-h。开关组件610-g和开关组件610-h可各自为nmos晶体管的实例。锁存电路600还可包含第二对交叉耦合的晶体管。例如，第二对交叉耦合的晶体管可包含开关组件610-i和610-j。开关组件610-i和开关组件610-j可各自为pnmos晶体管的实例。
125.锁存电路600还可包含开关组件610-k、610-l、610-m和610-n。开关组件610-k、610-l、610-m和610-n可以是预充电开关的实例。在一些情况下，开关组件610-k、610-l、610-m和610-n可以是pmos晶体管的实例。锁存电路600还可包含输入信号640。输入信号640
可以是时钟信号的实例。在一些情况下，输入信号640可传输到开关组件610-e、610-f、610-k、610-l、610-m和610-n或其组合的栅极。开关组件610-k和610-m可各自为pmos晶体管的实例。
126.锁存电路600还可包含节点635-a、635-b、635-c和635-d。节点635-a、635-b、635-c和635-d可各自包含电容器。例如，电容器可各自为寄生电容器的实例。
127.锁存电路600可比较第一信号615-a与参考电压。接着，锁存电路600可以基于第一信号615-a和参考电压之间的比较而传输差分信号。参考电压可通过第一控制信号625-a偏置。例如，开关组件610-b可接收第一控制信号625-a，并且可提供节点635-b的额外放电路径。节点635-b的额外放电路径可改变参考电压。在一些实例中，参考电压可设置为最大操作电压的83％加调制方案的最小电压电平。最大操作电压可以指使用多电平调制方案调制的信号的全电压摆动。例如，最高电压电平为2伏且最小电压电平为0.5伏的调制方案可具有2伏的最大操作电压。在其它实例中，参考电压可设置为最大操作电压的50％加调制方案的最小电压电平。在一些情况下，参考电压可设置为最大操作电压的17％加调制方案的最小电压电平。
128.锁存电路600可比较第二信号615-b与参考电压。接着，锁存电路600可以基于第二信号615-b和参考电压之间的比较而传输差分信号。参考电压可通过第二控制信号625-b偏置。例如，开关组件610-d可接收第二控制信号625-b，并且可提供节点635-a的额外放电路径。节点635-a的额外放电路径可改变参考电压。在一些实例中，参考电压可设置为最大操作电压的17％加调制方案的最小电压电平。在其它实例中，参考电压可设置为最大操作电压的50％加调制方案的最小电压电平。在一些实例中，参考电压可设置为最大操作电压的83％加调制方案的最小电压电平。参考电压可以根据所需调制方案(例如，pam4调制方案)确定。
129.输入信号640可以是低时钟信号。在这些情况下，开关组件610-k、610-l、610-m和610-n可各自接收输入信号640。例如，开关组件610-k可接收输入信号640。开关组件610-k可接收输入信号640，并允许导电线630和节点635-a之间通信。在这些情况下，节点635-a可充电到导电线630的电压，并且节点635-a处的寄生电容器可充电到导电线630的电压。开关组件610-l可接收输入信号640，并且可允许导电线630和节点635-b之间通信。在这些情况下，节点635-b可充电到导电线630的电压，并且节点635-b处的寄生电容器可充电到导电线630的电压。
130.开关组件610-m可接收输入信号640，并且可允许导电线630和节点635-c之间的通信。在这些情况下，节点635-c可充电到导电线630的电压，并且节点635-c处的寄生电容器可充电到导电线630的电压。在一些情况下，开关组件610-n可接收输入信号640，并且可允许导电线630和节点635-d之间通信。在这些情况下，节点635-d可充电到导电线630的电压，并且节点635-d处的寄生电容器可充电到导电线630的电压。
131.当输入信号640是低时钟信号时，第一对交叉耦合的晶体管(例如，开关组件610-g和610-h)可以均关闭(例如，撤销激活)。在这些情况下，每一开关组件610-g和610-h的栅极电压可小于开关组件的激活的阈值电压。栅极电压可以是栅极-源极电压(例如，vgs)的实例。在其它实例中，第二对交叉耦合的晶体管(例如，开关组件610-i和610-j)可以均关闭(例如，撤销激活)。在这些情况下，每一开关组件610-i和610-j的栅极电压可小于开关组件
的激活的阈值电压。栅极电压可以是栅极-源极电压(例如，vgs)的实例。
132.输入信号640可以是高时钟信号。在这些情况下，开关组件610-k、610-l、610-m和610-n可各自接收输入信号640并关闭。在其它实例中，当输入信号640是高时钟信号时，开关组件610-a的栅极电压可大于开关组件610-a的激活的阈值电压。在这些情况下，开关组件610-a可接通(例如，激活)。当输入信号640是高时钟信号时，开关组件610-c的栅极电压可大于开关组件610-c的激活的阈值电压。在这些情况下，开关组件610-c可接通。
133.当输入信号640为低时，电压节点635-a、635-b、635-c和635-d可预充电到第一电压(例如，vdd)。每一电压节点635-a、635-b、635-c和635-d的寄生电容器可充电到第一电压。当输入信号640为高时，开关组件610-k、610-l、610-m和610-n可关闭。在这些情况下，开关组件610-g、610-i、610-j和610-h可关闭，因为栅极-源极电压小于阈值电压(例如，vt)。当栅极-源极电压大于阈值电压时，开关组件610-a和610-c可接通。当输入信号640是高时钟信号时，所以节点635-a和635-b的电压可开始减小。在这些情况下，节点635-a的电压可减小，因为节点635-a处的寄生电容器具有放电效应。节点635-b的电压可减小，因为节点635-b处的寄生电容器具有放电效应。在这些情况下，节点635-a和635-b之间的电压差可按照与第一信号615-a和第二信号615-b之间的差成比例的速率增加。
134.节点635-a和节点635-b之间的电压差可达到与第一电压和第一设定阈值电压(例如，vthn)之间的差相等的值。在这些情况下，第一交叉耦合的晶体管对(例如，开关组件610-g和610-h)可以接着基于栅极-源极电压大于第一阈值电压而接通。节点635-c和节点635-d之间的电压差可达到与第一电压和第二设定阈值电压(例如，vthp)之间的差相等的值。在这些情况下，第二交叉耦合的晶体管对(例如，开关组件610-i和610-j)接着可以接通。正反馈可使节点635-c或635-d中的一个达到第一电压，另一个达到0v。如果610-a的源极-栅极电压大于开关组件610-c的源极-栅极电压，那么节点635-a的电容可按照快于节点635-b的电容的速率放电。在这些情况下，节点635-c的电容可按照快于节点635-d的电容的速率放电。由于来自交叉耦合对的反馈，节点635-c的电压可等于零，并且节点635-d的电压可等于第一电压。
135.顶部和底部锁存器可在节点635-a和635-b处由于第一控制信号625-a和第二控制信号625-b而分别具有不同偏置电平。对于顶部锁存器，通过将第一控制信号625-a设置为0.65v并将第二控制信号625-b设置为0v，输入信号640可在开关组件610-e处在0.83v下切分，并且输入信号640可在开关组件610-f处在0.17v下切分。开关组件610-b可形成节点635-b的额外放电路径，并且相比于另一侧(例如，第一控制信号615-a)，使得阈值电平向下移动。
136.反馈回路可以是正反馈回路。例如，节点635-d可达到与导电线630的电压相等的电压，节点635-c可达到零伏特的电压。在一些实例中，节点635-c可达到与导电线630的电压相等的电压，节点635-d可达到零伏特的电压。在这些情况下，开关组件610-a的栅极电压可大于开关组件610-c的栅极电压。节点635-a处的寄生电容器可按照快于节点635-b处的寄生节点的速率放电。在一些情况下，节点635-c处的寄生电容器可按照快于节点635-d处的寄生电容器的速率放电。
137.锁存电路600可配置成接收差分信号(例如，第一信号615-a和第二信号615-b)，并输出差分信号到vout 645，在下文进一步详细描述。在这些情况下，vout 645可以是配置成
比较所述信号的电压电平与第二参考电压的第二锁存器的实例。vout 645可以是设置-重置(sr)锁存器的实例。在一些情况下，vout 645可输出第一信号615-a和第二信号615-b到锁存电路(例如，参考图3所描述的锁存电路340)。第二锁存器可包含第三输入电路和第四输入电路。在一些情况下，vout 645可以是配置成比较所述信号的电压与第三参考电压的第三锁存器的实例。第三锁存器可包含第五输入电路和第六输入电路。
138.存储器装置可包含十二个锁存电路600。在这些情况下，四相架构可针对每一相位包含三个锁存电路600。四相架构可包含四个反馈块(例如，电路325)，其中每一反馈块可包含三个锁存器，用于检测pam4信号中的三个分区。这些架构可以扩展为包含任何数量的抽头(例如，一个、两个、三个、四个、五个、六个、七个、八个)。反馈块中的锁存器数量可基于所使用的调制方案。例如，对于pam4信号，调制方案中的四个不同符号之间存在三个分区。这些架构可进行修改，以适应具有不同数量的符号的不同调制方案(例如，具有两个符号、三个符号、四个符号、五个符号、六个符号、七个符号和八个符号的调制方案)。在一些实例中，第一锁存器电路600可包含配置成向第二电路(例如，电路325-b)输出反馈信号的三个锁存器，第二锁存电路600可包含配置成向第三电路(例如，电路325-c)输出反馈信号的三个锁存器，第三锁存器电路600可包含配置成向第四电路(例如，电路325-d)输出反馈信号的三个锁存器，第四锁存电路600可包含配置成向第一电路(例如，电路325-a)输出反馈信号的三个锁存器。反馈配置可以是闭环架构的实例。在这些情况下，存储器装置可使用四相架构操作，由此增加存储器装置的数据速率，降低存储器装置组件的操作频率，并减小存储器装置的整体尺寸和成本。
139.图7示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的锁存电路700的实例。锁存电路700可包含锁存器710和720。锁存器710可以是参考图6所描述的锁存电路600的实例。锁存电路700可以是参考图3所描述的锁存电路340-a、340-b、340-c和340-d的实例。
140.锁存器720可以是sr锁存器的实例。在一些情况下，锁存器720可配置成从锁存器710接收信号并存储与来自锁存器710的信号相关联的数据。例如，锁存器720可从锁存器710接收第一信号705-a和第二信号705-b。在这些情况下，第一信号705-a和第二信号705-b可各自为可调制为含有二进制电压数据的电压信号的实例。
141.锁存器720可包含开关组件725-a和开关组件725-b。开关组件725-a和开关组件725-b可各自为nmos晶体管的实例。开关组件725-a可接收第一信号705-a。在一些情况下，反相器715-a可将第一信号705-a传输到开关组件725-a。在这些情况下，第一信号705-a可传输到开关组件725-a的栅极。开关组件725-b可接收第二信号705-b。在一些情况下，反相器715-b可将第二信号705-b传输到开关组件725-b。在这些情况下，第二信号705-b可传输到开关组件725-b的栅极。
142.锁存器720可包含反相器715-c和反相器715-d。在一些情况下，反相器715-c可与反相器715-d交叉耦合。在这些情况下，反相器715-c和反相器715-d可分别配置成存储来自第一信号705-a和第二信号705-b的二进制数据。锁存器720还可包含节点730-a和节点730-b。节点730-a可耦合到反相器715-c的输入和反相器715-d的输出。节点730-b可耦合到反相器715-c的输出和反相器715-d的输入。在一些实例中，节点730-a和节点730-b可配置成存储二进制数据。例如，节点730-a和节点730-b可分别配置成存储来自第一信号705-a和第二
信号705-b的互补二进制数据。
143.在一些情况下，锁存器720还可包含地节点735-a和地节点735-b。地节点735-a可耦合到开关组件725-a，其中开关组件725-a可控制节点730-a和地节点735-a之间的通信。在一些实例中，地节点735-b可耦合到开关组件725-b，其中开关组件725-b可控制节点730-b和地节点735-b之间的通信。
144.锁存器720可对来自锁存器710的数据取样。在一些实例中，开关组件725-a和725-b可使用强制方法对数据取样。开关组件725-a可对来自第一信号705-a的电压数据取样。接着，开关组件725-a可将电压数据传输到节点730-a以供存储。开关组件725-b可对来自第二信号705-b的电压数据取样。接着，开关组件725-b可将电压数据传输到节点730-b以供存储。
145.在一些情况下，当锁存器720被激发时，时钟相位可能出现。例如，锁存器710可以在一致的基础上将输入信号与参考电压进行比较。从锁存器710输出的值可能不包含对解码器有用或对反馈有用的信息。当锁存器720被激活或激发时，锁存器720可以存储从锁存器710输出的信号的值。激活的定时可配置成确保锁存器可能在激活时输出有价值的信息。
146.如果第一信号705-a的电压达到阈值电压，那么节点730-a可以是第一电压值。如果第一信号705-a的电压低于阈值电压，那么节点730-a可变为第二电压值。在一些情况下，第一电压值可高于第二电压值。例如，第一电压值可以是导电线630的电压值，如参考图6所描述。在一些情况下，第二电压值可以是零伏特。在其它实例中，如果第一信号705-a的电压达到阈值电压，那么节点730-b可以是第一电压值。如果第二信号705-b的电压低于阈值电压，那么节点730-b可以是第二电压值。在一些情况下，第一电压值可高于第二电压值。例如，第一电压值可以是导电线630的电压值，如参考图6所描述。在一些情况下，第二电压值可以是零伏特。
147.在一些情况下，包含锁存电路700的存储器装置可使用四相架构操作。在这些情况下，四相架构的时钟速度可以是二相架构的时钟速度的一半。以较低频率操作存储器装置可减少与存储器装置相关联的噪声，并减小与存储器装置相关联的晶体管(例如，开关组件725)的大小，由此减小存储器裸片的大小。
148.图8示出根据本文所公开的实例的支持用于存储器装置中的多电平信令的反馈的存储器装置820的框图800。存储器装置820可以是参考图1到7所描述的存储器装置的方面的实例。存储器装置820或其各种组件可以是用于执行本文所述的用于存储器装置中的多电平信令的反馈的各个方面的构件的实例。例如，存储器装置820可包含信号接收器825、减少组件830、取样事件组件835、信号修改器840、电压电平确定组件845、信号比较器850、反馈信号组件855和符号组件860，或其任何组合。这些组件中的每一个可直接或间接地与彼此通信(例如，经由一或多个总线)。
149.信号接收器825可配置为或以其它方式支持用于接收使用包含三个或更多个电压电平的调制方案调制的信号的构件。减少组件830可配置为或以其它方式支持用于使用放大器减少信号的第一时钟相位和信号的第二时钟相位之间的符号间干扰的构件。取样事件组件835可配置为或以其它方式支持用于至少部分地基于减少符号间干扰通过第一电路确定在第一时钟相位出现的信号的电压电平的构件。信号修改器840可配置为或以其它方式支持用于至少部分地基于确定在第一时钟相位出现的电压电平通过第一反馈电路修改发
送到第二电路的信号的构件。电压电平确定组件845可配置为或以其它方式支持用于至少部分地基于修改输入到第二电路中的信号通过第二电路确定在第二时钟相位出现的信号的电压电平的构件。
150.在一些实例中，信号修改器840可配置为或以其它方式支持用于至少部分地基于确定在第二时钟相位出现的电压电平通过第二反馈电路修改发送到第三电路的信号的构件。
151.在一些实例中，电压电平确定组件845可配置为或以其它方式支持用于至少部分地基于修改输入到第三电路中的信号通过第三电路确定在第三时钟相位出现的信号的电压电平的构件。在一些实例中，信号修改器840可配置为或以其它方式支持用于至少部分地基于确定在第三时钟相位出现的信号的电压电平通过第三反馈电路修改发送到第四电路的信号的构件。
152.在一些实例中，电压电平确定组件845可配置为或以其它方式支持用于至少部分地基于修改输入到第四电路中的信号通过第四电路确定在第四时钟相位出现的信号的电压电平的构件。在一些实例中，信号修改器840可配置为或以其它方式支持用于至少部分地基于确定在第四时钟相位出现的电压电平通过第四反馈电路修改发送到第一电路的信号的构件。
153.在一些实例中，为了支持减少符号间干扰，信号接收器825可配置为或以其它方式支持用于通过与主机装置和存储器装置耦合的信道接收单端信号的构件。在一些实例中，为了支持减少符号间干扰，信号接收器825可配置为或以其它方式支持用于至少部分地基于接收到单端信号而输出第一差分信号、第二差分信号、第三差分信号和第四差分信号的构件。
154.在一些实例中，为了支持确定在第一时钟相位出现的信号的电压电平，信号比较器850可配置为或以其它方式支持用于比较在第一时钟相位出现的信号与多个参考电压的构件，其中修改发送到第二电路的信号至少部分地基于比较所述信号与多个参考电压。
155.在一些实例中，反馈信号组件855可配置为或以其它方式支持用于至少部分地基于比较在第一时钟相位出现的信号与多个参考电压而产生第一反馈信号的构件。在一些实例中，反馈信号组件855可配置为或以其它方式支持用于至少部分地基于产生第一反馈信号而将第一反馈信号发送到第二电路的构件。
156.在一些实例中，反馈信号组件855可配置为或以其它方式支持用于通过解码器接收第一反馈信号的构件。在一些实例中，符号组件860可配置为或以其它方式支持用于至少部分地基于第一反馈信号而确定与在第一时钟相位期间传输的信号相关联的符号的构件。
157.在一些实例中，通过信道传送的信号以第一频率传送，并且第一电路、第二电路、第三电路和第四电路各自以第二频率操作，所述第二频率小于与通过与主机装置和存储器装置耦合的信道传送的信号相关联的第一频率。
158.图9示出根据本文所公开的实例的流程图，示出了支持用于存储器装置中的多电平信令的反馈的方法900。方法900的操作可由本文所述的存储器装置或其组件实施。例如，方法900的操作可由参考图1到8所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令，以控制装置的功能元件执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述的功能的各方面。
159.在905处，方法可包含接收使用包含三个或更多个电压电平的调制方案调制的信号。操作905可根据参考图3和4所公开的实例执行。在一些实例中，操作905的各方面可由参考图8所描述的信号接收器825执行。
160.在910处，方法可包含使用放大器减少信号的第一时钟相位和信号的第二时钟相位之间的符号间干扰。操作910可根据参考图3和4所公开的实例执行。在一些实例中，操作910的各方面可由参考图8所描述的减少组件830执行。
161.在915处，方法可包含至少部分地基于减少符号间干扰，通过第一电路确定在第一时钟相位出现的信号的电压电平。操作915可根据参考图3所公开的实例执行。在一些实例中，操作915的各方面可由参考图8所描述的取样事件组件835执行。
162.在920处，方法可包含至少部分地基于确定在第一时钟相位出现的电压电平，通过第一反馈电路修改发送到第二电路的信号。操作920可根据参考图3所公开的实例执行。在一些实例中，操作920的各方面可由参考图8所描述的信号修改器840执行。
163.在925处，方法可包含至少部分地基于修改输入到第二电路中的信号，通过第二电路确定在第二时钟相位出现的信号的电压电平。操作925可根据参考图3所公开的实例执行。在一些实例中，操作925的各方面可由参考图8所描述的电压电平确定组件845执行。
164.在一些实例中，本文所述的设备可执行一或多种方法，例如方法900。所述设备可包含用于以下的特征、电路系统、逻辑、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：接收使用包含三个或更多个电压电平的调制方案调制的信号；使用放大器减少信号的第一时钟相位和信号的第二时钟相位之间的符号间干扰；至少部分地基于减少符号间干扰，通过第一电路确定在第一时钟相位出现的信号的电压电平；至少部分地基于确定在第一时钟相位出现的电压电平，通过第一反馈电路修改发送到第二电路的信号；以及至少部分地基于修改输入到第二电路中的信号，通过第二电路确定在第二时钟相位出现的信号的电压电平。
165.方法900和本文所述的设备的一些实例可进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令：至少部分地基于确定在第二时钟出现的电压电平，通过第二反馈电路修改发送到第三电路的信号。
166.方法900和本文所述的设备的一些实例可进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令：至少部分地基于修改输入到第三电路中的信号，通过第三电路确定在第三时钟相位出现的信号的电压电平，并且至少部分地基于确定在第三时钟相位出现的信号的电压电平，通过第三反馈电路修改发送到第四电路的信号。
167.方法900和本文所述的设备的一些实例可进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令：至少部分地基于修改输入到第四电路中的信号，通过第四电路确定在第四时钟相位出现的信号的电压电平，并且至少部分地基于确定在第四时钟相位出现的电压电平，通过第四反馈电路修改发送到第一电路的信号。
168.在方法900和本文所述的设备的一些实例中，减少符号间干扰可包含用于以下的操作、特征、电路系统、逻辑、构件或指令：通过与主机装置和存储器装置耦合的信道接收单端信号，并且至少部分地基于接收到单端信号，输出第一差分信号、第二差分信号、第三差分信号和第四差分信号。
169.在方法900和本文所述的设备的一些实例中，确定在第一时钟相位出现的信号的
电压电平可包含用于以下的操作、特征、电路系统、逻辑、构件或指令：比较在第一时钟相位出现的信号与多个参考电压，其中修改发送到第二电路的信号可至少部分地基于比较所述信号与多个参考电压。
170.方法900和本文所述的设备的一些实例可进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令：至少部分地基于比较在第一时钟相位出现的信号与多个参考电压而产生第一反馈信号，并且至少部分地基于产生第一反馈信号而将第一反馈信号发送到第二电路。
171.方法900和本文所述的设备的一些实例可进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令：通过解码器接收第一反馈信号，并且至少部分地基于第一反馈信号，确定与在第一时钟相位期间传输的信号相关联的符号。
172.在方法900和本文所述的设备的一些实例中，通过信道传送的信号以第一频率传送，并且第一电路、第二电路、第三电路、第四电路各自以第二频率操作，所述第二频率小于与通过与主机装置和存储器装置耦合的信道传送的信号相关联的第一频率。
173.应注意，本文中所描述的方法描述了可能的实施方案，且操作和步骤可重新布置或者被修改，并且其它实施方案是可能的。此外，可组合来自两个或更多个方法的部分。
174.描述一种设备。所述设备可包含接收器，其与信道耦合且配置成接收使用包含三个或更多个电压电平的调制方案调制的信号，所述接收器包含：第一电路，其配置成确定使用所述调制方案调制的所述信号的第一时钟相位的电压电平；第一反馈电路，其与第二电路的输入和所述第一电路的输出耦合，所述第一反馈电路配置成从所述第一电路接收指示关于所述第一时钟相位的所述电压电平的信息的第一反馈信号，并且至少部分地基于所述第一反馈信号修改输入到所述第二电路中的所述信号；所述第二电路，其配置成至少部分地基于所述第一反馈电路修改所述信号而确定所述信号的第二时钟相位的电压电平；第二反馈电路，其与第三电路的输入和所述第二电路的输出耦合，所述第二反馈电路配置成从所述第二电路接收指示关于所述第二时钟相位的所述电压电平的信息的第二反馈信号，并且至少部分地基于所述第二反馈信号修改输入到所述第三电路中的所述信号；以及所述第三电路，其配置成至少部分地基于所述第二反馈电路修改所述信号而确定所述信号的第三时钟相位的电压电平。
175.在所述设备的一些实例中，所述接收器进一步包含与第四电路的输入和第三电路的输出耦合的第三反馈电路，所述第三反馈电路配置成从所述第三电路接收指示关于所述第三时钟相位的所述电压电平的信息的第三反馈信号，并且至少部分地基于所述第三反馈信号修改输入到所述第四电路中的所述信号。
176.在所述设备的一些实例中，所述接收器进一步包含所述第四电路，其配置成至少部分地基于所述第三反馈电路修改所述信号而确定所述信号的第四时钟相位的电压电平。
177.在所述设备的一些实例中，所述接收器进一步包含与所述第一电路的输入和所述第四电路的输出耦合的第四反馈电路，所述第四反馈电路配置成从所述第四电路接收指示关于所述第四时钟相位的所述电压电平的信息的第四反馈信号，并且至少部分地基于所述第四反馈信号而修改输入到所述第一电路中的所述信号。
178.在所述设备的一些实例中，所述接收器进一步包含与所述第一电路和所述信道耦合的第一放大器，所述第一放大器包含配置成减少与所述信号相关联的符号间干扰的峰化
电路。
179.在所述设备的一些实例中，所述第一放大器可配置成通过所述信道接收单端信号，并且至少部分地基于接收到所述单端信号而向所述第一电路输出第一差分信号。
180.在所述设备的一些实例中，所述峰化电路包含呈主动电感器配置的晶体管。
181.在所述设备的一些实例中，所述接收器进一步包含：与所述第二电路和所述信道耦合的第二放大器，所述第二放大器包含配置成减少与所述信号相关联的所述符号间干扰的峰化电路；与所述第三电路和所述信道耦合的第三放大器，所述第三放大器包含配置成减少与所述信号相关联的所述符号间干扰的峰化电路；及与第四电路和所述信道耦合的第四放大器，所述第四放大器包含配置成减少与所述信号相关联的所述符号间干扰的峰化电路。
182.在所述设备的一些实例中，所述第一电路包含多个锁存电路，其各自配置成比较所述信号与多个参考电压中的不同参考电压。
183.在所述设备的一些实例中，所述多个锁存电路中的每一锁存电路至少部分地基于比较所述信号与所述不同参考电压而产生不同反馈信号，并且指示关于所述第一时钟相位的所述电压电平的信息的所述第一反馈信号包含由多个锁存电路产生的多个反馈信号。
184.在所述设备的一些实例中，所述多个锁存电路中的至少一个包含strongarm锁存器。
185.在所述设备的一些实例中，所述第一电路包含解码器，其配置成从所述多个锁存电路接收多个不同反馈信号，并且至少部分地基于所述多个不同反馈信号，确定与所述信号相关联的在所述第一时钟相位的符号。
186.在所述设备的一些实例中，通过所述信道传送的所述信号以第一频率传送，并且所述第一电路、所述第二电路、所述第三电路和第四电路各自以第二频率操作，所述第二频率小于与通过所述信道传送的所述信号相关联的所述第一频率。
187.描述另一设备。所述设备可包含存储器装置和控制器，所述控制器与所述存储器装置耦合且配置成使所述设备：接收使用包含三个或更多个电压电平的调制方案调制的信号；使用放大器减少所述信号的第一时钟相位和所述信号的第二时钟相位之间的符号间干扰；至少部分地基于减小所述符号间干扰，通过第一电路确定在所述第一时钟相位出现的所述信号的电压电平；至少部分地基于确定在所述第一时钟相位出现的所述电压电平，通过第一反馈电路修改发送到第二电路的所述信号；以及至少部分地基于修改输入到所述第二电路中的所述信号，通过所述第二电路确定在所述第二时钟相位出现的所述信号的电压电平。
188.在所述设备的一些实例中，所述控制器可进一步配置成使所述设备：至少部分地基于确定在所述第二时钟相位出现的所述电压电平，通过第二反馈电路修改发送到第三电路的所述信号。
189.在所述设备的一些实例中，所述控制器可进一步配置成使所述设备：至少部分地基于修改输入到所述第三电路中的所述信号，通过所述第三电路确定在第三时钟相位出现的所述信号的电压电平，并且至少部分地基于确定在所述第三时钟相位出现的所述信号的所述电压电平，通过第三反馈电路修改发送到第四电路的所述信号。
190.可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例
如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所述信号可表示信号总线，其中总线可具有多种位宽度。
191.术语“电子连通”、“导电接触”、“连接”和“耦合”可以指组件之间支持信号在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管等一或多个中间组件中断所连接组件之间的信号流动一段时间。
192.术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传送，在闭路关系中，信号能够通过导电路径在组件之间传送。当例如控制器的一组件将其它组件耦合在一起时，那么所述组件引发允许信号通过导电路径在所述其它组件之间流动的改变，所述导电路径先前不允许信号流动。
193.术语“隔离”是指信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在断路，那么它们彼此隔离。例如，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器将两个组件隔离时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
194.本文中所论述的包含存储器阵列的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
195.本文所论述的开关组件或晶体管可表示场效应晶体管(fet)，并且包括包含源极、漏极和栅极的三端装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如简并)半导体区。源极与漏极可由轻掺杂的半导体区或沟道间隔开。如果沟道是n型(即，大部分载体为电子)，那么fet可被称作n型fet。如果沟道是p型(即，大部分载体为空穴)，那么fet可被称作p型fet。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。例如，将正电压或负电压分别施加到n型fet或p型fet可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。
196.本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，且不比其它实例“优选”或“有利”。详细描述包含特定细节，以便提供对所描述技术的理解。然而，这些技术可在没有这些特定细节的情况下实践。在一些例子中，以框图的形式展示众
所周知的结构和装置以免混淆所描述实例的概念。
197.在附图中，类似组件或特征可以具有相同参考标记。此外，可通过在参考标记之后跟着长划线及区分类似组件的第二标记来区分为相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一个，而与第二参考标记无关。
198.本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么可以将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体来传输。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的本质，本文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。
199.例如，结合本文中的公开内容所描述的各种说明性块和模块可使用经设计以执行本文中所描述的功能的通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，dsp与微处理器的组合、多个微处理器、一或多个微处理器结合dsp核心，或任何其它此类配置)。
200.如本文中(包含在权利要求书中)所使用，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语结尾的项目的列表)中所使用的“或”指示包含性列表，使得(例如)a、b或c中的至少一个的列表意指a或b或c或ab或ac或bc或abc(即，a和b和c)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。例如，在不脱离本公开的范围的情况下，描述为“基于条件a”的示例性步骤可基于条件a和条件b两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
201.计算机可读媒体包含非暂时性计算机存储装置媒体和通信媒体两者，通信媒体包含有助于将计算机程序从一个地方传递到另一地方的任何媒体。非暂时性存储媒体可以是任何可用的媒体，它可以由通用或专用计算机存取。举例来说且不加限制，非暂时性计算机可读媒体可包括ram、rom、电可擦除可编程只读存储器(eeprom)、光盘(cd)rom或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或任何其它可用于载送或存储呈指令或数据结构形式的所要程序代码构件且可以通过通用或专用计算机或通用或专用处理器存取的非暂时性媒体。并且，任何连接被适当地称为计算机可读媒体。例如，如果软件从网站、服务器或其它远程源使用同轴电缆、光纤电缆、双绞线、数字订户线(dsl)或红外、无线电和微波等无线技术传输，那么同轴电缆、光纤电缆、双绞线、数字订户线(dsl)或红外、无线电和微波等无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含cd、激光光盘、光学光盘、数字多功能光盘(dvd)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。上述各项的组合同样包含在计算机可读媒体的范围内。
202.提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本发明不限于本文中所描述的实例和设计，而是被赋予与本文中所公开的原理和新颖特征一致的最宽范围。

技术特征：

1.一种设备，其包括：接收器，其与信道耦合且配置成接收使用包含三个或更多个电压电平的调制方案调制的信号，所述接收器包括：第一电路，其配置成确定使用所述调制方案调制的所述信号的第一时钟相位的电压电平；第一反馈电路，其与第二电路的输入和所述第一电路的输出耦合，所述第一反馈电路配置成从所述第一电路接收指示关于所述第一时钟相位的所述电压电平的信息的第一反馈信号，并且至少部分地基于所述第一反馈信号修改输入到所述第二电路中的所述信号；所述第二电路，其配置成至少部分地基于所述第一反馈电路修改所述信号而确定所述信号的第二时钟相位的电压电平；第二反馈电路，其与第三电路的输入和所述第二电路的输出耦合，所述第二反馈电路配置成从所述第二电路接收指示关于所述第二时钟相位的所述电压电平的信息的第二反馈信号，并且至少部分地基于所述第二反馈信号修改输入到所述第三电路中的所述信号；以及所述第三电路，其配置成至少部分地基于所述第二反馈电路修改所述信号而确定所述信号的第三时钟相位的电压电平。2.根据权利要求1所述的设备，其中所述接收器进一步包括：第三反馈电路，其与第四电路的输入和所述第三电路的输出耦合，所述第三反馈电路配置成从所述第三电路接收指示关于所述第三时钟相位的所述电压电平的信息的第三反馈信号，并且至少部分地基于所述第三反馈信号修改输入到所述第四电路中的所述信号。3.根据权利要求2所述的设备，其中所述接收器进一步包括：所述第四电路，其配置成至少部分地基于所述第三反馈电路修改所述信号而确定所述信号的第四时钟相位的电压电平。4.根据权利要求3所述的设备，其中所述接收器进一步包括：第四反馈电路，其与所述第一电路的输入和所述第四电路的输出耦合，所述第四反馈电路配置成从所述第四电路接收指示关于所述第四时钟相位的所述电压电平的信息的第四反馈信号，并且至少部分地基于所述第四反馈信号修改输入到所述第一电路中的所述信号。5.根据权利要求1所述的设备，其中所述接收器进一步包括：第一放大器，其与所述第一电路和所述信道耦合，所述第一放大器包括配置成减少与所述信号相关联的符号间干扰的峰化电路。6.根据权利要求5所述的设备，其中所述第一放大器配置成通过所述信道接收单端信号，并且至少部分地基于接收到所述单端信号而向所述第一电路输出第一差分信号。7.根据权利要求5所述的设备，其中所述峰化电路包括呈主动电感器配置的晶体管。8.根据权利要求5所述的设备，其中所述接收器进一步包括：第二放大器，其与所述第二电路和所述信道耦合，所述第二放大器包括配置成减少与所述信号相关联的所述符号间干扰的峰化电路；第三放大器，其与所述第三电路和所述信道耦合，所述第三放大器包括配置成减少与
所述信号相关联的所述符号间干扰的峰化电路；以及第四放大器，其与第四电路和所述信道耦合，所述第四放大器包括配置成减少与所述信号相关联的所述符号间干扰的峰化电路。9.根据权利要求1所述的设备，其中所述第一电路包括多个锁存电路，其各自配置成比较所述信号与多个参考电压中的不同参考电压。10.根据权利要求9所述的设备，其中所述多个锁存电路中的每一锁存电路至少部分地基于比较所述信号与所述不同参考电压而产生不同反馈信号，其中指示关于所述第一时钟相位的所述电压电平的信息的所述第一反馈信号包括由所述多个锁存电路产生的多个反馈信号。11.根据权利要求9所述的设备，其中所述多个锁存电路中的至少一个包括strongarm锁存器。12.根据权利要求9所述的设备，其中所述第一电路包括解码器，其配置成从所述多个锁存电路接收多个不同反馈信号，并且至少部分地基于所述多个不同反馈信号确定与所述信号相关联的在所述第一时钟相位的符号。13.根据权利要求1所述的设备，其中：所述信号通过所述信道以第一频率传送；且所述第一电路、所述第二电路、所述第三电路和第四电路各自以小于所述第一频率的第二频率操作。14.一种方法，其包括：接收使用包含三个或更多个电压电平的调制方案调制的信号；使用放大器减少所述信号的第一时钟相位和所述信号的第二时钟相位之间的符号间干扰；至少部分地基于减少所述符号间干扰，通过第一电路确定在所述第一时钟相位出现的所述信号的电压电平；至少部分地基于确定在所述第一时钟相位出现的所述电压电平，通过第一反馈电路修改发送到第二电路的所述信号；以及至少部分地基于修改输入到所述第二电路中的所述信号，通过所述第二电路确定在所述第二时钟相位出现的所述信号的电压电平。15.根据权利要求14所述的方法，其进一步包括：至少部分地基于确定在所述第二时钟相位出现的所述电压电平，通过第二反馈电路修改发送到第三电路的所述信号。16.根据权利要求15所述的方法，其进一步包括：至少部分地基于修改输入到所述第三电路中的所述信号，通过所述第三电路确定在第三时钟相位出现的所述信号的电压电平；以及至少部分地基于确定在所述第三时钟相位出现的所述信号的所述电压电平，通过第三反馈电路修改发送到第四电路的所述信号。17.根据权利要求16所述的方法，其进一步包括：至少部分地基于修改输入到所述第四电路中的所述信号，通过所述第四电路确定在第四时钟相位出现的所述信号的电压电平；以及
至少部分地基于确定在所述第四时钟相位出现的所述电压电平，通过第四反馈电路修改发送到所述第一电路的所述信号。18.根据权利要求14所述的方法，其中减少所述符号间干扰进一步包括：通过与主机装置和存储器装置耦合的信道接收单端信号；以及至少部分地基于接收到所述单端信号，输出第一差分信号、第二差分信号、第三差分信号和第四差分信号。19.根据权利要求14所述的方法，其中确定在所述第一时钟相位出现的所述信号的所述电压电平进一步包括：比较在所述第一时钟相位出现的所述信号与多个参考电压，其中修改发送到所述第二电路的所述信号至少部分地基于比较所述信号与所述多个参考电压。20.根据权利要求19所述的方法，其进一步包括：至少部分地基于比较在所述第一时钟相位出现的所述信号与所述多个参考电压而产生第一反馈信号；以及至少部分地基于产生所述第一反馈信号，将所述第一反馈信号发送到所述第二电路。21.根据权利要求20所述的方法，其进一步包括：通过解码器接收所述第一反馈信号；以及至少部分地基于所述第一反馈信号，确定与在所述第一时钟相位期间传输的所述信号相关联的符号。22.根据权利要求14所述的方法，其中所述信号以第一频率通过与主机装置和存储器装置耦合的信道传送，并且其中所述第一电路、所述第二电路、第三电路和第四电路各自以小于所述第一频率的第二频率操作。23.一种设备，其包括：存储器装置；以及控制器，其与所述存储器装置耦合且配置成使所述设备：接收使用包含三个或更多个电压电平的调制方案调制的信号；使用放大器减少所述信号的第一时钟相位和所述信号的第二时钟相位之间的符号间干扰；至少部分地基于减少所述符号间干扰，通过第一电路确定在所述第一时钟相位出现的所述信号的电压电平；至少部分地基于确定在所述第一时钟相位出现的所述电压电平，通过第一反馈电路修改发送到第二电路的所述信号；以及至少部分地基于修改输入到所述第二电路中的所述信号，通过所述第二电路确定在所述第二时钟相位出现的所述信号的电压电平。24.根据权利要求23所述的设备，其中所述控制器进一步配置成使所述设备：至少部分地基于确定在所述第二时钟相位出现的所述电压电平，通过第二反馈电路修改发送到第三电路的所述信号。25.根据权利要求24所述的设备，其中所述控制器进一步配置成使所述设备：至少部分地基于修改输入到所述第三电路中的所述信号，通过所述第三电路确定在第三时钟相位出现的所述信号的电压电平；以及
至少部分地基于确定在所述第三时钟相位出现的所述信号的所述电压电平，通过第三反馈电路修改发送到第四电路的所述信号。

技术总结

本申请针对用于存储器装置中的多电平信令的反馈。接收器可使用一种调制方案与主机装置传送信息。所述接收器可包含第一电路、第二电路、第三电路和第四电路。所述第一电路、所述第二电路、所述第三电路和所述第四电路中的每一个可针对相应时钟相位确定使用所述调制方案调制的信号的电压电平。所述接收器可包含第一反馈电路、第二反馈电路、第三反馈电路和第四反馈电路。所述第一反馈电路可在所述第一时钟相位使用从所述第一电路接收的信息，并针对所述第二时钟相位修改输入到所述第二电路中的所述信号。的所述信号。的所述信号。