记忆体装置、记忆体系统以及操作记忆体装置的方法与流程

1.本揭示文件的一实施例是关于一种记忆体装置，特别是关于一种记忆体装置的单元布局。

背景技术：

2.可程序只读记忆体(programmable read-only memory,prom)是数字记忆体的一种形式，其中每个位元的设定是由熔丝、反熔丝、电子可程序熔丝、或是其他种类的熔丝所锁存。如同其他种类的只读记忆体(read-only memory,rom)，可程序只读记忆体里存放的数据是永久且不可改变的。可程序只读记忆体经常被使用在电子设备中，储存永久性的数据与低阶的程序，如固体或微代码。与一般的只读记忆体不同的是，只读记忆体的数据在制造时写入，而可程序只读记忆体的数据则是在制造后写入。

技术实现要素：

3.本揭示文件揭露一种记忆体装置，包含一种多个记忆体单元、多条字元线、多条位元线以及多条第二字元线。多个记忆体单元排列于多个列以及多个行。多条字元线各自耦接至相对应的一行上的记忆体单元。多条位元线各自耦接至相对应的一列上的记忆体单元。多条第二字元线各自耦接至相对应的一列上的记忆体单元。
4.本揭示文件揭露一种记忆体系统，包含多个记忆体单元以及一个解码器。记忆体单元各自耦接至一条字元线、一条位元线以及一条第二字元线。解码器耦接至记忆体单元各自对应的位元线以及记忆体单元各自对应的第二字元线。
5.本揭示文件揭露一种操作记忆体装置的方法，包含从耦接至第一解码器的字元线接收字元线信号，从耦接至第二解码器的位元线接收位元线信号，以及从耦接至第二解码器的第二字元线接收第二字元线信号。
附图说明
6.当结合随附附图阅读时，将自下文的详细描述最佳地理解本案的态样。应注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清楚，可任意增加或减小各特征的尺寸：
7.图1根据一些实施例绘示用于大规模集成电路的示例性方块图；
8.图2根据一些实施例绘示用于记忆体系统的方块图；
9.图3根据一些实施例绘示用于记忆体阵列的方块图；
10.图4根据一些实施例绘示用于另一个记忆体阵列的方块图；
11.图5根据一些实施例绘示用于再另一个记忆体阵列的方块图；
12.图6根据一些实施例绘示用于操作记忆体装置的方法的流程图。
13.【符号说明】
14.100:集成电路
15.102:微处理器
16.104:随机存取记忆体
17.106:只读记忆体
18.108:快取记忆体
19.110:系统控制
20.112:输入/输出接口
21.20:记忆体系统
22.200:记忆体阵列
23.200-1～200-9:记忆体单元
24.202:字元线解码器
25.204:位元线解码器
26.214:位元线控制器
27.bl_a、bl_b、bl_c:位元线
28.wl_a、wl_b、wl_c:字元线
29.swl_a、swl_b、swl_c:第二字元线
30.300:记忆体阵列
31.bl(0)、bl(1)、bl(n):位元线
32.wl(0)、wl(1)、wl(m):字元线
33.swl(0)、swl(1)、swl(n):第二字元线
34.mc(0,0)、mc(1,0)、mc(m,0):记忆体单元
35.mc(0,1)、mc(1,1)、mc(m,1):记忆体单元
36.mc(0,n)、mc(1,n)、mc(m,n):记忆体单元
37.m1～m3:金属氧化半导体晶体管
38.r1:记忆体元件
39.400:记忆体阵列
40.500:记忆体阵列
41.sbl0(0)、sbl0(1)、sbl0(m):第二位元线
42.sbl
i-2
(0)、sbl
i-2
(1)、sbl
i-2
(m):第二位元线
43.swl0(0)、swl0(1)、swl0(n):第二字元线
44.swl
j-2
(0)、swl
j-2
(1)、swl
j-2
(n):第二字元线
45.m
swl
0、m
sbl
0:金属氧化半导体晶体管
46.m
swl
j-2、m
sbl
i-2:金属氧化半导体晶体管
47.me1:记忆体元件
48.600:操作记忆体装置的方法
49.602、604、606:操作
具体实施方式
50.以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的的不同特征。下文描述部件及布置的特定实例以简化本案。当然，这些仅为实例且不欲为限制性。举例而
言，在下文的描述中，第一特征形成于第二特征上方或第二特征上可包括以直接接触形成第一特征与第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施例。另外，本案可在各实例中重复元件符号及/或字母。此重复系出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
51.此外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文所使用的空间相对性描述词。
52.在记忆体阵列(如电子可程序熔丝或一次性可编程记忆体)的先进制程节点中，为了过压保护，会将其存取晶体管堆叠。以下揭示内容提供许多改进前的实施例，在这些实施例中，堆叠存取晶体管的第二字元线与字元线平行，所有的第二字元线会在保护未被选取的记忆体单元时驱动。当所有第二字元线在每次的程序周期被驱动时，这些实施例会因为编制记忆体阵列的记忆体单元而产生较大的有效功率。要减少编制记忆体单元的有效功率，需要一个装置、系统及方法来解决这项问题。
53.本揭示文件中提供数种不同记忆体装置、数种不同记忆体系统，以及数种不同方法的实施例，在这些实施例中，第二字元线皆与位元线平行，而非与字元线平行。所有记忆体单元的堆叠存取晶体管中包含一个第一晶体管(共源极晶体管)耦接至字元线，以及一个第二晶体管(共源共栅)晶体管耦接至第二字元线。在一些实施例中，低临界电压装置可以用于堆叠存取晶体管。在一些实施例中，第二字元线与位元线耦接至一个相同的解码器。在一些实施例中，第二位元线与字元线平行。
54.本揭示文件中提供的记忆体装置、记忆体系统，以及方法的实施例可以达到数种功效。在一些实施例中，揭露的记忆体装置、记忆体系统，以及方法，可以减少电容附载，进而减少编制流程时，为了保护耦接至被驱动的位元线的未被选取的记忆体单元，所产生的有效功率。在一些实施例中，揭露的记忆体装置、记忆体系统，以及方法，可以通过使用低临界电压装置以及在位元线与第二位原线之间传送低电位的信号的方式，来减少有效功率。
55.图1为一示意图，其绘示用在各种电子系统当中一种大规模的集成电路100的实际例子，此集成电路100的形式又称为“单晶片系统”。集成电路100可以是实现整个计算机架构的单晶片集成电路。在此示例中，集成电路100包含一个微处理器102的中央处理单元，其连接到系统总线sbus。随机存取记忆体(random access memory,ram)104与只读记忆体(read-only memory,rom)106等许多记忆体资源均安装于系统总线sbus上，因此微处理器102可透过系统总线sbus存取上述各种记忆体资源。只读记忆体106可以是遮罩程序只读记忆体(mask-programmed read-only memory)、电子抹除式可复写只读记忆体(electrically erasable programmable read-only memory,eeprom)像是快闪记忆体、或类似的记忆体，通常用于储存可供微处理器102执行的程序指令，而随机存取记忆体104则用于储存数据。在部分实施例中，程序指令可以存取在随机存取记忆体104中，以便微处理器102重呼与执行。快取记忆体108(例如1级、2级和3级快取，通常都当作静态随机存取记忆体应用)提供另一个记忆体资源，位于微处理器102内部，因此不需要经过总线就能取得。系
统控制110与输入/输出接口112在一般意义上展示了集成电路100其他系统功能。
56.可以理解的是，集成电路100可以包含图1所展示范围之外或是可替代的功能，或是拥有以不同于图1的架构所编排的功能。集成电路100的架构和功能因此仅透过示例的方式提供并且不限制本揭示文件的范围。
57.图2根据一些实施例绘示用于记忆体系统20的方块图。记忆体系统20可以是随机存取记忆体104、只读记忆体106、快取记忆体108，或是类似记忆体的实施例。在一些其他实施例中，记忆体系统20可以对应为一独立记忆体集成电路(也就是说有别于图1所示的嵌入式记忆体)。
58.如图2所示，记忆体系统20包含记忆体阵列200、可操作地耦接至记忆体阵列200的字元线解码器202，以及可操作地耦接至记忆体阵列200的位元线解码器204。虽然记忆体阵列200、字元线解码器202、位元线解码器204在图1绘示的实施例中被绘示为独立的组件，记忆体阵列200、字元线解码器202、位元线解码器204三者之中至少二或更多可以集成为单个组件，同时仍在本揭示文件的范围内。应理解，图2中的记忆体系统20的所示实施例经过简化，因此记忆体系统20可以包含一个或多个其他区块(或电路)，同时仍在本揭示文件的范围内。举例而言，记忆体系统20可以包含一个行(例如字元线)驱动器、一个列(例如位元线)驱动器、一个字元线轨道电路、一个位元线轨道电路、一个或多个输入/输出电路(感测放大器)等。
59.在一些实施例中，记忆体阵列200可以包含一个一次性可编程记忆体(例如prom)阵列。然而，记忆体阵列200可以以任何种类的记忆体阵列实施，例如标准rom阵列、快闪记忆体阵列、eeprom阵列、动态随机存取记忆体(static random access memory,sram)阵列、可变电阻式记忆体(resistive random access memory,rram)阵列、动态随机存取记忆体(dynamic random access memory,dram)阵列、磁阻式随机存取记忆体(magnetoresistive random access memory,mram)阵列等，均属于在本揭示文件的范围内。
60.记忆体阵列200包含以列-行配置布置的多个记忆体单元。举例而言，记忆体阵列200包含多个记忆体单元(例如200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9等)，每个列有一条位元线(bit line,bl)以及一条第二字元线，每个行有一条字元线(word line,wl)。每个列的位元线以及第二字元线分别耦接至多个位于此列上的记忆体单元，且此列的记忆体单元分别位于不同的行，并耦接至不同的字元线。亦即，每个记忆体阵列200上的记忆体单元耦接至一个列上的一条位元线与一条第二字元线，以及一个行上的一条字元线。在一些实施例中，多条位元线与多条第二字元线会以纵向平行的方式排列，而多条字元线会以横向平行的方式排列(即与位元线垂直)。接下来将以图3至图6为参考来讨论进一步的细节。
61.参照图2更进一步的细节，出自于说明目的，在记忆体阵列200中列出了九个记忆体单元(例如200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9等)。基于以上描述，在记忆体阵列200中列出了相对应的列a、b、c以及行a、b、c。记忆体单元200-1、200-4、200-7沿着列a排列；记忆体单元200-2、200-5、200-8沿着列b排列；记忆体单元200-3、200-6、200-9沿着列c排列；记忆体单元200-1、200-2、200-3沿着行a排列；记忆体单元200-4、200-5、200-6沿着行b排列；记忆体单元200-7、200-8、200-9沿着行c排列。此外，沿着列a排列的记忆体单元200-1、200-4、200-7皆耦接至一条列a上的位元线bl_a，沿着列a排列的记
忆体单元200-1、200-4、200-7皆耦接至一条列a上的第二字元线swl_a，沿着列a排列的记忆体单元200-1、200-4、200-7分别耦接至各自行的一条字元线：wl_a、wl_b以及wl_c；沿着列b排列的记忆体单元200-2、200-5、200-8皆耦接至一条列b上的位元线bl_b，沿着列b排列的记忆体单元200-2、200-5、200-8皆耦接至一条列b上的第二字元线swl_b，沿着列b排列的记忆体单元200-2、200-5、200-8分别耦接至各自行的一条字元线：wl_a、wl_b以及wl_c；沿着列c排列的记忆体单元200-3、200-6、200-9皆耦接至一条列c上的位元线bl_c，沿着列c排列的记忆体单元200-3、200-6、200-9皆耦接至一条列c上的第二字元线swl_c，沿着列c排列的记忆体单元200-3、200-6、200-9分别耦接至各自行的一条字元线：wl_a、wl_b以及wl_c。
62.每个记忆体阵列200中的记忆体单元皆被配置为一个数据位元或是一个基准。这样的数据位元可以从具有各自逻辑状态的每个位元单元重复读出或写入(例如一个逻辑1或是一个逻辑0)。虽然图2示出了记忆体阵列200中的九个记忆体单元，任何期望数量的记忆体单元可以被包含在记忆体阵列200中，同时保持在本揭示文件的范围内。如此一来，列数与行数(以及对应的位元线与字元线)可以根据记忆体阵列200中的记忆体单元的数量进行调整。
63.根据本揭示文件的各种实施例，字元线解码器202是提供电压或电流的电路，将其提供至记忆体阵列200的一条或多条字元线。另一方面，位元线解码器204是提供电压或电流的电路，将其提供至记忆体阵列200的一条或多条位元线(以及在数个实施例中，一条或多条第二字元线)。在一些实施例中，位元线解码器204会耦接至或嵌入一个耦接至记忆体阵列200的位元线控制器214。在一些实施例中，位元线控制器214可以侦测从记忆体阵列200至一条或多条位元线的电压或电流。
64.在一个示例中，为了将数据写入记忆体单元200-1，字元线解码器202从连接至记忆体单元200-1的字元线(在一些实施例中，从连接至记忆体单元200-1的第二位元线)施加电压或电流至记忆体单元200-1，而位元线解码器204从连接至记忆体单元200-1的位元线(在一些实施例中，从连接至记忆体单元200-1的第二字元线)施加电压或电流至记忆体单元200-1。在一个示例中，为了从记忆体单元200-1读取数据，字元线解码器202从连接至记忆体单元200-1的字元线施加电压或电流至记忆体单元200-1，而位元线控制器214从连接至记忆体单元200-1的位元线侦测记忆体单元200-1的记忆体数据所对应的电压或电流。在一些实施例中，记忆体系统20包含更多、更少，或是不同于图1所示的组件。
65.图3根据一些实施例绘示用于记忆体阵列(例如记忆体装置)的方块图。在一些实施例中，记忆体阵列300除了揭示更多细节之外，与记忆体阵列200相似。详细而言，记忆体阵列300揭示了每个记忆体单元的子组件。在一些实施例中，记忆体阵列300包含可以以列-行配置布置(例如m个行与n个列)的多个记忆体单元。举例而言，记忆体阵列300包含多个记忆体单元(例如mc(0,0)、mc(1,0)、mc(m,0)、mc(0,1)、mc(1,1)、mc(m,1)、mc(0,n)、mc(1,n)、mc(m,n)等)，每个列有一条位元线(bl)以及一条第二字元线(swl)，每个行有一条字元线(wl)。每个列的位元线以及第二字元线分别耦接至多个位于此列上的记忆体单元，且此列的记忆体单元分别位于不同的行，并耦接至不同的字元线。同样地，每个行的字元线分别耦接至多个位于此行上的记忆体单元，且此行的记忆体单元分别位于不同的列，并耦接至不同的位元线及不同的第二字元线。在一些实施例中，多个记忆体单元中的每个记忆体单元(例如mc(0,0))皆相似于图2的多个记忆体单元中对应的记忆体单元(例如200-1)。
66.参照图3更进一步的细节，出自于说明目的，在记忆体阵列300中列出了九个记忆体单元(例如mc(0,0)、mc(1,0)、mc(m,0)、mc(0,1)、mc(1,1)、mc(m,1)、mc(0,n)、mc(1,n)、mc(m,n))。记忆体单元mc(0,0)、mc(1,0)、mc(m,0)沿着第一列排列并耦接至位元线bl(0)及第二字元线swl(0)；记忆体单元mc(0,1)、mc(1,1)、mc(m,1)沿着第二列排列并耦接至位元线bl(1)及第二字元线swl(1)；记忆体单元mc(0,n)、mc(1,n)、mc(m,n)沿着第三列排列并耦接至位元线bl(n)及第二字元线swl(n)；记忆体单元mc(0,0)、mc(0,1)、mc(0,n)沿着第一行排列并耦接至字元线wl(0)；记忆体单元mc(1,0)、mc(1,1)、mc(1,n)沿着第二行排列并耦接至字元线wl(1)；记忆体单元mc(m,0)、mc(m,1)、mc(m,n)沿着第三行排列并耦接至字元线wl(m)。
67.如图3所展示，每个记忆体单元包含第一晶体管m1、第二晶体管m2、记忆体元件(例如电阻)r1以及一个第三晶体管m3，第二晶体管m2耦接至第一晶体管m1，记忆体元件(例如电阻)r1耦接至第二晶体管m2，第三晶体管m3耦接至记忆体元件r1。其中每个记忆体单元对应的字元线耦接至第一晶体管m1，第二字元线耦接至第二晶体管m2，而位元线耦接至第三晶体管m3。举例而言，记忆体单元mc(0,0)包含第一晶体管m1，第二晶体管m2耦接至第一晶体管m1，记忆体元件r1耦接至第二晶体管m2，以及第三晶体管m3耦接至记忆体元件r1。具体而言，在一些实施例中，第一晶体管m1的漏极耦接至第二晶体管m2的源极，第二晶体管m2的漏极耦接至记忆体元件r1的其中一端，而记忆体元件r1的另外一端耦接至第三晶体管m3的漏极。更进一步举例，字元线wl(0)耦接至第一晶体管m1，第二字元线swl(0)耦接至第二晶体管m2，而位元线bl(0)耦接至第三晶体管m3。具体而言，在一些实施例中，字元线wl(0)耦接至第一晶体管m1的栅极，第二字元线swl(0)耦接至第二晶体管m2的栅极，而位元线bl(0)耦接至第三晶体管m3的栅极。第一晶体管m1可以称为共源晶体管，第二晶体管m2可以称为共源共栅晶体管。第一晶体管m1与第二晶体管m2可以统称为堆叠存取晶体管。
68.如图3所展示，第一晶体管m1与第二晶体管m2皆为一n型金属氧化半导体晶体管，而第三晶体管m3为一p型金属氧化半导体晶体管。然而，在一些实施例中，第一晶体管m1与第二晶体管m2皆为一p型金属氧化半导体晶体管，而第三晶体管m3为一n型金属氧化半导体晶体管。第一晶体管m1、第二晶体管m2、第三晶体管m3可以是其他各种晶体管类型中的任何一种，同时仍在本揭示文件的范围内。第一晶体管m1、第二晶体管m2、第三晶体管m3可以具有标准临界电压(standard threshold voltage,svt)、低临界电压(low threshold voltage,lvt)、高临界电压(high threshold voltage,hvt)、高电压(high voltage,hv)、输入/输出(input/output,io)或任何其他各种mos器件类型。
69.第一晶体管m1(例如第一晶体管m1的源极)耦接至第一参考线，而第三晶体管m3(例如第三晶体管m3的源极)至第二参考线。如图3所示，第一晶体管m1耦接至地线(例如地线提供带有0伏特的第一个信号)，第三晶体管m3耦接至电源供应线(例如电源供应线提供带有电源供应器的电压的第二个信号)。然而，在一些实施例中，第一晶体管m1耦接至电源供应线，而第三晶体管m3耦接至地线。第一晶体管m1与第三晶体管m3可以耦接至其他各种参考线类型中的任何一种，同时仍在本揭示文件的范围内。
70.如图3所示，记忆体元件为一个电阻(例如一个电子可程序熔丝电阻)。然而，此记忆体元件可以是一个忆阻器、一个电容、一个电感，或是其他各种记忆体元件类型中的任何一种，同时仍在本揭示文件的范围内。
71.在一些实施例中，写入的操作是通过第一晶体管m1接收一个字元线的信号、第二晶体管m2接收一个第二字元线的信号，以及第三晶体管m3接收一个位元线的信号。写入操作的结果，会使得记忆体元件r1的状态(例如电阻值)改变。在一些实施例中，读取的操作是通过第一晶体管m1接收一个字元线的信号、第二晶体管m2接收一个第二字元线的信号，以及第三晶体管m3传送一个位元线的信号。记忆体元件r1的状态可以以位元线信号的电压(或电流)值为基准所决定。在一些实施例中，记忆体阵列300的运作与记忆体阵列200相同。
72.图4根据一些实施例绘示用于记忆体阵列(例如记忆体装置)的方块图。在一些实施例中，记忆体阵列400除了此处描述的差异之外，与记忆体阵列300相似。详细而言，差异包含每个记忆体单元耦接至一条第二位元线，而非第二字元线。记忆体阵列400包含数个记忆体单元，其中每个列有一条位元线(bl)，每个行有一条字元线(wl)以及一条第二位元线(sbl)。在一些实施例中，记忆体阵列400会省略第二字元线。每个列的位元线分别耦接至多个位于此列上的记忆体单元，且此列的记忆体单元分别位于不同的行，并耦接至不同的字元线以及不同的第二位元线。同样地，每个行的字元线以及第二位元线分别耦接至多个位于此行上的记忆体单元，且此行的记忆体单元分别位于不同的列，并耦接至不同的位元线。
73.如图4所展示，每个记忆体单元包含一个第一晶体管m1，一个记忆体元件(例如电阻)r1耦接至第一晶体管m1，一个第二晶体管m4耦接至记忆体元件r1，以及一个第三晶体管m3耦接至第二晶体管m4。其中每个记忆体单元对应的字元线耦接至第一晶体管m1，第二位元线耦接至第二晶体管m4，而位元线耦接至第三晶体管m3。举例而言，记忆体单元mc(0,0)包含第一晶体管m1，记忆体元件r1耦接至第一晶体管m1，第二晶体管m4耦接至记忆体元件r1，以及第三晶体管m3耦接至第二晶体管m4。具体而言，在一些实施例中，第一晶体管m1的漏极耦接至记忆体元件r1的其中一端，记忆体元件r1的另外一端耦接至第二晶体管m4的漏极，而第二晶体管m4的源极耦接至第三晶体管m3的漏极。更进一步举例，字元线wl(0)耦接至第一晶体管m1，第二位元线sbl(0)耦接至第二晶体管m4，而位元线bl(0)耦接至第三晶体管m3。具体而言，在一些实施例中，字元线wl(0)耦接至第一晶体管m1的栅极，第二位元线sbl(0)耦接至第二晶体管m4的栅极，而位元线bl(0)耦接至第三晶体管m3的栅极。在一些实施例中，第一晶体管m1、第三晶体管m3、记忆体元件r1是图3的第一晶体管m1、第三晶体管m3、记忆体元件r1的实例。
74.如图4所展示，第一晶体管m1为一n型金属氧化半导体晶体管，而第二晶体管m4与第三晶体管m3皆为一p型金属氧化半导体晶体管。然而，在一些实施例中，第一晶体管m1为一p型金属氧化半导体晶体管，而第二晶体管m4与第三晶体管m3皆为一n型金属氧化半导体晶体管。第一晶体管m1、第二晶体管m4、第三晶体管m3可以是其他各种晶体管类型中的任何一种，同时仍在本揭示文件的范围内。第一晶体管m1、第二晶体管m4、第三晶体管m3可以具有标准临界电压、低临界电压、高临界电压、高电压、输入/输出或任何其他各种mos器件类型。
75.在一些实施例中，写入的操作是通过第一晶体管m1接收一个字元线的信号、第三晶体管m3接收一个位元线的信号，以及第二晶体管m4接收一个第二位元线的信号。写入操作的结果，会使得记忆体元件r1的状态(例如电阻值)改变。在一些实施例中，读取的操作是通过第一晶体管m1接收一个字元线的信号、第二晶体管m4接收一个第二位元线的信号，以及第三晶体管m3传送一个位元线的信号。记忆体元件r1的状态可以以位元线信号的电压
(或电流)值为基准所决定。
76.图5根据一些实施例绘示用于记忆体阵列(例如记忆体装置)的方块图。在一些实施例中，记忆体阵列500除了此处描述的差异之外，与记忆体阵列300相似。详细而言，差异包含每个记忆体单元耦接至多个第二字元线与多个第二位元线。记忆体阵列500包含数个记忆体单元，其中每个列有一条位元线(bl)以及多条第二字元线(swl0至swl
j-2
)，每个行有一条字元线(wl)以及多条第二位元线(sbl0至sbl
i-2
)。每个列的位元线与第二字元线分别耦接至多个位于此列上的记忆体单元，且此列的记忆体单元分别位于不同的行，并耦接至不同的字元线以及不同的第二位元线。同样地，每个行的字元线以及第二位元线分别耦接至多个位于此行上的记忆体单元，且此行的记忆体单元分别位于不同的列，并耦接至不同的位元线与第二字元线。
77.如图5所示，每个记忆体单元包含j个晶体管(m1、m
swl0……mswl
j-2)以串联的方式耦接，一个记忆体元件(例如电阻)me1耦接至晶体管m
swl
j-2，以及i个晶体管(m3、m
sbl0……msbl
i-2)以串联的方式耦接，且晶体管m
sbl
i-2耦接至记忆体元件。每个记忆体单元之中，对应的字元线耦接至晶体管m1，数个对应的第二字元线耦接至剩下的j-1个晶体管(m
swl0……mswl
j-2)，对应的位元线耦接至晶体管m3，数个对应的第二位元线耦接至剩下的i-1个晶体管(m
sbl0……msbl
i-2)。
78.举例而言，记忆体单元mc(0,0)包含晶体管m1，晶体管m
swl
0耦接至晶体管m1，晶体管m
swl
j-2耦接至晶体管m
swl
0，一个记忆体元件(例如电阻)me1耦接至晶体管m
swl
j-2，晶体管m
sbl
i-2耦接至记忆体元件me1，晶体管m
sbl
0耦接至晶体管m
sbl
i-2，以及晶体管m3耦接至晶体管m
sbl
0。具体而言，在一些实施例中，晶体管m1的漏极耦接至晶体管m
swl
0的源极，晶体管m
swl
0的漏极耦接至晶体管m
swl
j-2的源极，晶体管m
swl
j-2的漏极耦接至记忆体元件me1的其中一端，记忆体元件me1的另外一端耦接至晶体管m
sbl
i-2的漏极，晶体管m
sbl
i-2的源极耦接至晶体管m
sbl
0的漏极，而晶体管m
sbl
0的源极耦接至晶体管m3的漏极。
79.更进一步举例，字元线wl(0)耦接至晶体管m1，第二字元线swl0(0)耦接至晶体管m
swl
0，第二字元线swl
j-2
(0)耦接至晶体管m
swl
j-2，第二位元线sbl
i-2
(0)耦接至晶体管m
sbl
i-2，第二位元线sbl0(0)耦接至晶体管m
sbl
0，而位元线bl(0)耦接至晶体管m3。具体而言，在一些实施例中，字元线wl(0)耦接至晶体管m1的栅极，第二字元线swl0(0)耦接至晶体管m
swl
0的栅极，第二字元线swl
j-2
(0)耦接至晶体管m
swl
j-2的栅极，第二位元线sbl
i-2
(0)耦接至晶体管m
sbl
i-2的栅极，第二位元线sbl0(0)耦接至晶体管m
sbl
0的栅极，而位元线bl(0)耦接至晶体管m3的栅极。在一些实施例中，晶体管m1、晶体管m3、记忆体元件me1是图3的晶体管m1、晶体管m3、记忆体元件r1的实例。
80.如图5所展示，晶体管m1、晶体管m
swl
0、晶体管m
swl
j-2皆为一n型金属氧化半导体晶体管，而晶体管m
sbl
0、晶体管m
sbl
i-2、晶体管m3皆为一p型金属氧化半导体晶体管。然而，在一些实施例中，晶体管m1、晶体管m
swl
0、晶体管m
swl
j-2皆为一p型金属氧化半导体晶体管，而晶体管m
sbl
0、晶体管m
sbl
i-2、晶体管m3皆为一n型金属氧化半导体晶体管。晶体管m1、晶体管m
swl
0、晶体管m
swl
j-2、晶体管m
sbl
0、晶体管m
sbl
i-2、晶体管m3可以是其他各种晶体管类型中的任何一种，同时仍在本揭示文件的范围内。晶体管m1、晶体管m
swl
0、晶体管m
swl
j-2、晶体管m
sbl
0、晶体管m
sbl
i-2、晶体管m3可以具有标准临界电压、低临界电压、高临界电压、高电压、输入/输出或任何其他各种mos器件类型。
81.在一些实施例中，写入的操作是通过晶体管m1接收一个字元线的信号、晶体管m
swl0……
晶体管m
swl
j-2各自接收一个第二字元线的信号、晶体管m3接收一个位元线的信号，以及晶体管m
sbl0……
晶体管m
sbl
i-2各自接收一个第二位元线的信号。写入操作的结果，会使得记忆体元件me1的状态(例如电阻值)改变。在一些实施例中，读取的操作是通过晶体管m1接收一个字元线的信号、晶体管m
swl0……
晶体管m
swl
j-2各自接收一个第二字元线的信号、晶体管m
sbl0……
晶体管m
sbl
i-2各自接收一个第二位元线的信号，以及晶体管m3传送一个位元线的信号。记忆体元件me1的状态可以以位元线信号的电压(或电流)值为基准所决定。
82.图6根据一些实施例绘示用于操作记忆体装置的方法600的流程图。应注意，方法600仅透过示例的方式提供并且不限制本揭示文件的范围。因此，应理解，可以在图6的方法600之前、期间和之后提供额外的操作，而一些其他的操作可能在这里只简要描述。在一些实施例中，方法600由一个记忆体阵列(例如记忆体阵列200、记忆体阵列300、记忆体阵列400或记忆体阵列500)所实行。在一些实施例中，方法600的操作可以与图1至图5的记忆体装置有所关联。
83.方法600开始于操作602，从耦接至第一解码器(例如字元线解码器202)的字元线(例如wl(0))接收第一个字元线信号。方法600接着实行操作604，从耦接至第二解码器(例如位元线解码器204)的位元线(例如bl(0))接收位元线信号。在一些实施例中，方法600接着实行操作606，从耦接至第二解码器的第二字元线(例如swl(0))接收第二个位元线信号。
84.在一些实施例中，记忆体装置包含多个记忆体单元、多条字元线、多条位元线以及多条第二字元线。多个记忆体单元排列于多个列以及多个行。多条字元线各自耦接至相对应的一行上的记忆体单元。多条位元线各自耦接至相对应的一列上的记忆体单元。多条第二字元线各自耦接至相对应的一列上的记忆体单元。
85.在一些实施例中，位元线以及第二字元线耦接至一个相同的解码器。
86.在一些实施例中，记忆体装置进一步包含多条第二位元线，第二位元线各自耦接至相对应的行上的记忆体单元。
87.在一些实施例中，记忆体装置进一步包含多条第三字元线，第三字元线各自耦接至相对应的列上的记忆体单元。
88.在一些实施例中，记忆体单元各自包含一个第一金属氧化半导体晶体管、一个第二金属氧化半导体晶体管、一个记忆体元件以及一个第三金属氧化半导体晶体管。第一金属氧化半导体晶体管耦接至一条对应的字元线。第二金属氧化半导体晶体管耦接至第一金属氧化半导体晶体管以及一条对应的第二字元线。记忆体元件耦接至第二金属氧化半导体晶体管。第三金属氧化半导体晶体管耦接至记忆体元件以及一条对应的位元线。
89.在一些实施例中，记忆体元件为一个电阻。
90.在一些实施例中，第一金属氧化半导体晶体管及第二金属氧化半导体晶体管为n型金属氧化半导体晶体管，且第三金属氧化半导体晶体管为p型金属氧化半导体晶体管。
91.在一些实施例中，第一金属氧化半导体晶体管及第二金属氧化半导体晶体管为p型金属氧化半导体晶体管，且第三金属氧化半导体晶体管为n型金属氧化半导体晶体管。
92.在一些实施例中，记忆体单元进一步包含一个第四金属氧化半导体晶体管，耦接于第三金属氧化半导体晶体管及记忆体元件之间，且第四金属氧化半导体晶体管耦接至一
条对应的第二位元线。
93.在一些实施例中，记忆体单元进一步包含一个第四金属氧化半导体晶体管，耦接于第二金属氧化半导体晶体管及记忆体元件之间，且第四金属氧化半导体晶体管耦接至一条对应的第三字元线。
94.在一些实施例中，记忆体系统包含多个记忆体单元以及一个解码器。记忆体单元各自耦接至一条字元线、一条位元线以及一条第二字元线。解码器耦接至记忆体单元各自对应的位元线以及记忆体单元各自对应的第二字元线。
95.在一些实施例中，记忆体单元排列于多个列以及多个行。这些行的记忆体单元耦接至一条对应的位元线。这些列的记忆体单元耦接至一条对应的第二字元线。
96.在一些实施例中，这些行的记忆体单元耦接至一条对应的第二位元线。
97.在一些实施例中，这些列的记忆体单元耦接至一条对应的第三字元线。
98.在一些实施例中，记忆体单元包含一个第一金属氧化半导体晶体管、一个第二金属氧化半导体晶体管、一个记忆体元件以及一个第三金属氧化半导体晶体管。第一金属氧化半导体晶体管耦接至一条对应的字元线。第二金属氧化半导体晶体管耦接至第一金属氧化半导体晶体管以及一条对应的字元线。记忆体元件耦接至第二金属氧化半导体晶体管。第三金属氧化半导体晶体管耦接至记忆体元件以及一条对应的位元线。
99.在一些实施例中，该记忆体元件为一个电阻。
100.在一些实施例中，第一金属氧化半导体晶体管及第二金属氧化半导体晶体管为n型金属氧化半导体晶体管，且第三金属氧化半导体晶体管为p型金属氧化半导体晶体管。
101.在一些实施例中，第一金属氧化半导体晶体管及第二金属氧化半导体晶体管为p型金属氧化半导体晶体管，且第三金属氧化半导体晶体管为n型金属氧化半导体晶体管。
102.在一些实施例中，操作记忆体装置的方法包含从耦接至第一解码器的字元线接收字元线信号。从耦接至第二解码器的位元线接收位元线信号。从耦接至第二解码器的第二字元线接收第二字元线信号。
103.在一些实施例中，操作记忆体装置的方法进一步包含从耦接至第一解码器的第二位元线接收第二位元线信号。
104.前文概述了数个实施例的特征，使得熟悉此项技术者可更好地理解本案的态样。熟悉此项技术者应了解，可易于使用本案作为设计或修改其他制程及结构的基础以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本案的精神及范畴，并且可在不脱离本案的精神及范畴的情况下在本文中实施各种变化、取代及修改。

技术特征：

1.一种记忆体装置，其特征在于，该记忆体装置包含：多个记忆体单元，排列于多个列以及多个行；多条字元线，该些字元线各自耦接至相对应的一行上的该些记忆体单元；多条位元线，该些位元线各自耦接至相对应的一列上的该些记忆体单元；以及多条第二字元线，该些第二字元线各自耦接至相对应的一列上的该些记忆体单元。2.根据权利要求1所述的记忆体装置，其特征在于，该些位元线以及该些第二字元线耦接至一相同的解码器。3.根据权利要求1所述的记忆体装置，其特征在于，进一步包含多条第二位元线，该些第二位元线各自耦接至相对应的一行上的该些记忆体单元。4.根据权利要求1所述的记忆体装置，其特征在于，进一步包含多条第三字元线，该些第三字元线各自耦接至相对应的一列上的该些记忆体单元。5.根据权利要求1所述的记忆体装置，其特征在于，该些记忆体单元各自包含：一第一金属氧化半导体晶体管，耦接至一对应的字元线；一第二金属氧化半导体晶体管，耦接至该第一金属氧化半导体晶体管以及一对应的第二字元线；一记忆体元件，耦接至该第二金属氧化半导体晶体管；以及一第三金属氧化半导体晶体管，耦接至该记忆体元件以及一对应的位元线。6.根据权利要求5所述的记忆体装置，其特征在于，该记忆体元件为一电阻。7.根据权利要求5所述的记忆体装置，其特征在于，该些记忆体单元进一步包含一第四金属氧化半导体晶体管，耦接于该第三金属氧化半导体晶体管以及该记忆体元件之间，且该第四金属氧化半导体晶体管耦接至一对应第二位元线。8.根据权利要求5所述的记忆体装置，其特征在于，该些记忆体单元进一步包含一第四金属氧化半导体晶体管，耦接于该第二金属氧化半导体晶体管以及该记忆体元件之间，且该第四金属氧化半导体晶体管耦接至一对应第三字元线。9.一种记忆体系统，其特征在于，该记忆体系统包含：多个记忆体单元，该些记忆体单元各自耦接至一字元线、一位元线以及一第二字元线；以及一解码器，耦接至该些记忆体单元各自的该位元线以及该些记忆体单元各自的该第二字元线。10.一种操作记忆体装置的方法，其特征在于，该操作记忆体装置的方法包含：从耦接至一第一解码器的一字元线接收一第一字元线信号；从耦接至一第二解码器的一位元线接收一位元线信号；以及从耦接至该第二解码器的一第二字元线接收一第二字元线信号。

技术总结

本揭示文件的一些态样提出一种记忆体装置、记忆体系统以及操作记忆体装置的方法。此记忆体装置包含以多个行与多个列所排列的多个记忆体单元；多条字元线各自耦接至相对应的一行上的记忆体单元；多条位元线各自耦接至相对应的一列上的记忆体单元；以及多条第二字元线各自耦接至相对应的一列的记忆体单元。线各自耦接至相对应的一列的记忆体单元。线各自耦接至相对应的一列的记忆体单元。