数字IC设计的前端设计和后端设计流程
数字IC前端设计流程
数字IC就是传递、加⼯、处理数字信号的集成电路（Integrated Circuit, IC), 近年来集成电路技术的飞速发展和⼴泛应⽤、IC品种也多种多样，按照IC的类型我们可以将数字IC分为通⽤数字IC和专⽤数字IC。
数字前端是以架构设计为起点，以⽣成可以布局布线的⽹表级为终点；是⽤设计的电路实现想法。主要包括⼀下内容：
1. TRL编程：使⽤硬件描述语⾔（HDL ）将功能以代码的形式描述实现。换句话也就是说将实际的硬件电路功能通过HDL语⾔描述起 来，形成RTL代码。
2. 仿真验证：仿真验证就是检验编码设计的正确性，仿真验证⼯具有Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的 ktv点歌台NC-Verilog均可以对RTL级的代码进⾏设计验证。
3. 逻辑综合（Design Compiler）：仿真验证通过，进⾏逻辑综合。逻辑综合就是把HDL代码翻译成门级⽹表netlist。综合需要设定约 束条件，把你希望综合出来的电路在⾯积，时序等⽬标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的⾯积，时序参数是不⼀样的。所以，综合库不⼀样，综合出来的电路在时序，⾯积上是有差异的。⼀般来说，综合完成后需要再次做仿真验证（这个也称为：后仿真）逻辑综合⼯具：Synopsys的Design Compiler
4. 静态时序分析（STA）：静态时序分析属于验证范畴，它是在时序上对电路进⾏验证，检查电路是否存在建⽴时间（setup time）和红外线测高仪
保持时间（hold time）的违例（violation）。这个是数字电路基础知识，⼀个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯⽚功能肯定会出现问题。STA⼯具：Synopsys的Prime Time。
5. 形式验证（Formality）：也是属于验证的部分，它是从功能上（STA是从时序上）对综合后的⽹表进⾏验证。常⽤的就是等价性检查
⽅法，以功能验证后的HDL设计为参考，对⽐综合后的⽹表功能，他们是否在功能上存在等价性。这
样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证⼯具：Synopsys的Formality。
数字IC后端设计流程
1. 可测性设计-DFT(Design for test)：DFT的⽬的是在设计的时候考虑将来的测试。DFT的常见⽅法就是，在设计中插⼊扫描链，将⾮
扫描单元（如寄存器）变为扫描单元。常见的EDA⼯具是Synopsys的DFT Compiler。
2. 布局规划（floorplan）：布局规划就是确定IC中各个模块的摆放位置，如IP模块，RAM，I/O引脚等。布局规划的好坏将直接影响到
通乳器IC⾯积的⼤⼩。常⽤的布局规划EDA⼯具有Synopsys的Astro软件。Astro还会⽤到布线过程中。
smdao3. 时钟树综合（Clock Tree Synthesis， CTS）：就是时钟的布线，保证时钟的⼀致性。常见的时钟树综合EDA⼯具是Synopsys的
Physical Compiler。
4. 布线(Place & Route): 这⾥的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的⾛线。⽐如我们平常听到的
0.13um⼯艺，或者说90nm⼯艺，实际上就是这⾥⾦属布线可以达到的最⼩宽度，从微观上看就是MOS管的沟道长度。常⽤的⼯具
防爆恒温恒湿是Synopsys的Astro。
5. 寄⽣参数提取：提取寄⽣参数进⾏再次的分析验证，排除互感和耦合等物理效应对芯⽚功能完整性的影响。寄⽣参数提取常⽤的EDA
⼯具是Synopsys的Star-RCXT。
6. 版图物理验证： 是芯⽚设计公司设计阶段最后的⼀步，需要验证的项⽬繁多，如LVS（Layout Vs Schematic）验证，简单说，就
是版图与逻辑综合后的门级电路图的对⽐验证；DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满⾜⼯艺要求；ERC（Electrical Rule Checking）：电⽓规则检查，检查短路和开路等电⽓规则违例；等等。常⽤的EDA⼯具为Synopsys的Hercules。
在公交车上释放
设计好的版图最终将会以GDSII 的⽂件格式移交给芯⽚代⼯⼚去⽣产实际的芯⽚，再将代⼯⼚⽣产出的晶圆硅⽚进⾏封装测试合格后就是我们看到的芯⽚了。
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