三维存储器装置、三维存储器装置的编程处理方法与流程

1.本技术涉及存储技术领域，特别涉及一种三维存储器装置、三维存储器装置的编程处理方法。

背景技术：

2.随着三维存储器装置(例如3d nand闪存存储芯片)加工工艺的进步，为了提高3d nand闪存存储芯片的存储容量，3d nand闪存存储芯片的存储阵列中的堆叠层数也越来越多。但是，随着堆叠层数增多，3d nand中层与层之间的距离也随之减小，如此导致3d nand闪存存储芯片相邻层之间的层间干扰也越来越明显。
3.层间干扰是指在对3d nand闪存存储芯片中任一层中的存储单元进行编程处理时产生的边缘电场，会对相邻层中已编程的存储单元中存储的电子数量产生影响，进而可能导致已编程的存储单元的阈值电压改变。其中，编程处理包括向存储单元加不同的编程电压，使存储单元中存储不同的电子数量，进而实现写入不同的数据状态、存储不同的数据。

技术实现要素：

4.本技术实施例提供了一种三维存储器装置、三维存储器装置的编程处理方法，能够降低在编程处理时层间干扰的影响。所述技术方案如下：
5.第一方面，提供了一种三维存储器装置的编程处理方法，所述方法包括：
6.在三维存储器装置中确定待编程的多个存储器单元层；以及
7.对所述多个存储器单元层中包括的多个存储单元执行编程处理；其中，
8.对于任一存储单元执行的编程处理为高态编程处理或低态编程处理，所述高态编程处理是将所述任一存储单元的阈值电压编程至第一电压，所述低态编程处理是将所述任一存储单元的阈值电压编程至第二电压，所述第一电压大于所述第二电压；
9.在所述多个存储单元中，对于对应存储器单元层相邻、对应存储串相同、且分别对应所述高态编程处理和所述低态编程处理的两个存储单元，其中一个存储单元对应的低态编程处理的执行顺序在另一个存储单元对应的高态编程处理之后。
10.可选的，所述多个存储器单元层的层数为y，所述对所述多个存储器单元层中包括的多个存储单元执行编程处理，包括：
11.对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理，其中，n为正整数且小于y；
12.然后，将m取值为1，对所述y个存储器单元层中第m层中的存储单元执行低态编程处理，对所述y个存储器单元层中第n+m层中的存储单元执行高态编程处理；
13.之后，如果确定n+m小于y，则将m的取值加1，并转至所述对所述y个存储器单元层中第m层中的存储单元执行低态编程处理；如果确定n+m等于y，则对所述y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。
14.可选的，所述对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处
理，包括：
15.基于三维存储器装置中存储单元对应的地址顺序，对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理；
16.所述对所述y个存储器单元层中第m层中的存储单元执行低态编程处理，包括：
17.基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第m层中的存储单元执行低态编程处理；
18.所述对所述y个存储器单元层中第n+m层中的存储单元执行高态编程处理，包括：
19.基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第n+m层中的存储单元执行高态编程处理；
20.所述对所述y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理，包括：
21.基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。
22.可选的，所述多个存储器单元层的个数为y，所述三维存储器装置中包括z个漏极选择线dsl；所述对所述多个存储器单元层中包括的多个存储单元执行编程处理，包括：
23.将p取值为1，对y个存储器单元层中第1层至第n层中第p个dsl对应的存储单元执行高态编程处理，再对所述y个存储器单元层中第1层的第p个dsl对应的存储单元执行低态编程处理，其中，n为正整数且小于y；
24.然后，如果确定p小于z，则将p的取值加1，转至所述对y个存储器单元层中第1层至第n层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z，则将p取值为1，将m取值为1，对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理，再对所述y个存储器单元层中第m+1层中第p个dsl对应的存储单元执行低态编程处理；
25.之后，如果确定p小于z，则将p的取值加1，转至所述对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z且n+m小于y，则将p取值为1，将m的取值加1，转至所述对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z且n+m等于y，则将p取值为1，对所述y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理，如果p小于z，则将p的取值加1，转至所述对所述y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理，如果确定p等于z，则确定所述多个存储单元的编程处理执行完毕。
26.可选的，所述n的取值为2。
27.可选的，所述存储单元为tlc闪存颗粒，所述存储单元对应有八个不同的存储状态，八个存储状态对应的阈值电压中包括四个低态阈值电压和四个高态阈值电压，任一低态阈值电压低于任一高态阈值电压；
28.所述低态编程处理是将所述存储单元编程至任一低态阈值电压的处理，所述高态编程处理是将所述存储单元编程至任一低态阈值电压的处理。
29.可选的，所述三维存储器装置包括三维nand闪存存储器。
30.第二方面，提供了一种三维存储器装置，所述三维存储器装置包括：
31.存储器单元阵列，所述存储器单元阵列包括多个存储器单元层；
32.多个字线，所述多个字线分别耦合到所述多个存储器单元层；以及
33.外围电路，所述外围电路耦合到所述多个字线并且被配置为对所述多个存储器单元层中的选定存储器单元层中的存储单元执行编程处理，所述选定存储器单元层耦合到选定字线，其中，为了执行所述编程处理，所述外围电路被配置为：
34.在三维存储器装置中确定待编程的多个存储器单元层；
35.对所述多个存储器单元层中包括的多个存储单元执行编程处理；其中，
36.对于任一存储单元执行的编程处理为高态编程处理或低态编程处理，所述高态编程处理是将所述任一存储单元的阈值电压编程至第一电压，所述低态编程处理是将所述任一存储单元的阈值电压编程至第二电压，所述第一电压大于所述第二电压；
37.在所述多个存储单元中，对于对应存储器单元层相邻、对应存储串相同、且分别对应所述高态编程处理和所述低态编程处理的两个存储单元，其中一个存储单元对应的低态编程处理的执行顺序在另一个存储单元对应的高态编程处理之后。
38.可选的，所述外围电路被配置为：
39.对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理，其中，n为正整数且小于y；
40.然后，将m取值为1，对所述y个存储器单元层中第m层中的存储单元执行低态编程处理，对所述y个存储器单元层中第n+m层中的存储单元执行高态编程处理；
41.之后，如果确定n+m小于y，则将m的取值加1，并转至所述对所述y个存储器单元层中第m层中的存储单元执行低态编程处理；如果确定n+m等于y，则对所述y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。
42.可选的，所述外围电路被配置为：
43.基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理；
44.基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第m层中的存储单元执行低态编程处理；
45.基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第n+m层中的存储单元执行高态编程处理；
46.基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。
47.可选的，所述外围电路被配置为：
48.将p取值为1，对y个存储器单元层中第1层至第n层中第p个dsl对应的存储单元执行高态编程处理，再对所述y个存储器单元层中第1层的第p个dsl对应的存储单元执行低态编程处理，其中，n为正整数且小于y；
49.然后，如果确定p小于z，则将p的取值加1，转至所述对y个存储器单元层中第1层至第n层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z，则将p取值为1，将m取值为1，对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理，再对所述y个存储器单元层中第m+1层中第p个dsl对应的存储单元执行低态编程处理；
50.之后，如果确定p小于z，则将p的取值加1，转至所述对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z且n+m小于y，则将p取
值为1，将m的取值加1，转至所述对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z且n+m等于y，则将p取值为1，对所述y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理，如果p小于z，则将p的取值加1，转至所述对所述y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理，如果确定p等于z，则确定所述多个存储单元的编程处理执行完毕。
51.可选的，所述存储单元为tlc闪存颗粒，所述存储单元对应有八个不同的存储状态，八个存储状态对应的阈值电压中包括四个低态阈值电压和四个高态阈值电压，任一低态阈值电压低于任一高态阈值电压；
52.所述低态编程处理是将所述存储单元编程至任一低态阈值电压的处理，所述高态编程处理是将所述存储单元编程至任一低态阈值电压的处理。
53.可选的，所述三维存储器装置包括三维nand闪存存储器。
54.第三方面，提供了一种存储器系统，所述存储器系统包括：
55.一个或多个如上述第二方面所述的三维存储器装置；
56.耦合到所述三维存储器装置并被配置为控制所述三维存储器装置的三维存储器装置控制器。
57.本技术实施例提供的技术方案带来的有益效果是：
58.本技术实施例将编程处理分为了高态编程处理和低态编程处理，在进行编程处理时，对于任意两个所属存储器单元层相邻且对应相同存储串的存储单元且分别对应高态编程处理和低态编程处理的两个存储单元，可以先对需要进行高态编程处理的存储单元进行高态编程处理，再对需要进行低态编程处理的存储单元进行低态编程处理。也就是需要用较低的编程电压进行编程处理的存储单元的编程顺序，在需要用较高的编程电压进行编程处理的存储单元之后。这样，在使用较高的编程电压进行编程处理时，由于相邻的另一个存储单元还未进行编程处理，因此可以避免层间干扰的影响。而在对相邻的另一个存储单元进行编程处理时，由于施加的编程电压较低，所以对已进行高态编程处理的存储单元的层间干扰影响较小，可见采用本技术能够在一定程度上降低层间干扰的影响。
附图说明
59.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
60.图1是本技术实施例提供的一种具有三维存储器装置的示例性系统的示意图；
61.图2是本技术实施例提供的一种具有三维存储器装置的示例性存储器卡的示图；
62.图3是本技术实施例提供的一种具有三维存储器装置的示例性固态驱动器的示意图；
63.图4是本技术实施例提供的一种包括外围电路的三维存储器装置的示意图；
64.图5是本技术实施例提供的一种包括nand存储串的示例性存储器单元阵列的示意图；
65.图6是本技术实施例提供的一种包括存储器单元阵列和外围电路的示例性三维存储器装置的示意图；
66.图7是本技术实施例提供的一种3d nand结构示意图；
67.图8是本技术实施例提供的一种3d nand结构示意图；
68.图9是本技术实施例提供的一种执行编程处理的方法流程图；
69.图10是本技术实施例提供的一种阈值电压分布示意图；
70.图11是本技术实施例提供的一种阈值电压分布示意图；
71.图12是本技术实施例提供的一种执行编程处理的方法流程图；
72.图13是本技术实施例提供的一种执行编程处理的方法示意图；
73.图14是本技术实施例提供的一种执行编程处理的方法流程图；
74.图15是本技术实施例提供的一种执行编程处理的方法示意图。
具体实施方式
75.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术实施方式作进一步地详细描述。
76.图1示出了根据本技术的一些方面的具有三维存储器装置的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或者其中具有三维存储器装置的任何其他合适的电子设备。如图1中所示，该系统100可以包括主机108和存储系统102，存储系统102具有一个或多个三维存储器装置104和三维存储器装置控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(cpu))或者片上系统(soc)(例如，应用处理器(ap))。主机108可以被配置为将数据发送到三维存储器装置104或从三维存储器装置104接收数据。
77.三维存储器装置104可以是本公开中公开的任何三维存储器装置。如下文详细公开的，三维存储器装置104(例如，nand闪存三维存储器装置(例如，三维(3d)nand闪存三维存储器装置))可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
78.根据一些实施方式，三维存储器装置控制器106耦合到三维存储器装置104和主机108，并且被配置为控制三维存储器装置104。三维存储器装置控制器106可以管理存储在三维存储器装置104中的数据，并且与主机108通信。在一些实施方式中，三维存储器装置控制器106被设计为用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，三维存储器装置控制器106被设计为用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。三维存储器装置控制器106可以被配置为控制三维存储器装置104的操作，例如读取、擦除和编程处理。三维存储器装置控制器106还可以被配置为管理关于存储在或要存储在三维存储器装置104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，三维存储器装置控制器106还被配置为处理关于从三维存储器装置104读取的或者
被写入到三维存储器装置104的数据的纠错码(ecc)。三维存储器装置控制器106还可以执行任何其他合适的功能，例如，格式化三维存储器装置104。三维存储器装置控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，三维存储器装置控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议等。
79.三维存储器装置控制器106和一个或多个三维存储器装置104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2中所示的一个示例中，三维存储器装置控制器106和单个三维存储器装置104可以集成到存储器卡202中。存储器卡202可以包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图3中所示的另一示例中，三维存储器装置控制器106和多个三维存储器装置104可以集成到ssd 306中。ssd 306还可以包括将ssd 306与主机(例如，图1中的主机108)耦合的ssd连接器308。在一些实施方式中，ssd 306的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
80.图4示出了根据本公开的一些方面的包括外围电路的示例性三维存储器装置400的示意电路图。三维存储器装置400可以是图1中的三维存储器装置104的示例。三维存储器装置400可以包括存储器单元阵列器件401和耦合到存储器单元阵列器件401的外围电路402。存储器单元阵列器件401可以是nand闪存存储器单元阵列，其中，存储单元406以nand存储串408的阵列的形式提供，每个nand存储串408在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个nand存储串408包括串联耦合并且垂直地堆叠的多个存储单元406。每个存储单元406可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元406的区域内捕获的电子的数量。每个存储单元406可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。
81.在一些实施方式中，每个存储单元406是具有两种可能的存储状态并且因此可以存储一位数据的单级单元(slc)。例如，第一存储状态“0”可以对应于第一电压范围，并且第二存储状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元406是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(mlc)。例如，mlc可以每单元存储两位，每单元存储三位(又被称为三级单元(tlc))，或者每单元存储四位(又被称为四级单元(qlc))。每个mlc可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个mlc存储两位数据，则mlc可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
82.如图4中所示，每个nand存储串408可以包括在其源极端处的源极选择栅极(ssg)410和在其漏极端处的漏极选择栅极(dsg)412。ssg310和dsg412可以被配置为在读取和编程处理期间激活选定的nand存储串408(阵列的列)。在一些实施方式中，同一块404中的
nand存储串408的源极通过同一源极线(sl)414(例如，公共sl)耦合。换句话说，根据一些实施方式，同一块404中的所有nand存储串408具有阵列公共源极(acs)。根据一些实施方式，每个nand存储串308的dsg 412耦合到相应的位线416，可以经由输出总线(未示出)从位线416读取或写入数据。在一些实施方式中，每个nand存储串408被配置为通过经由一个或多个dsg线413将选择电压(例如，高于具有dsg 412的晶体管的阈值电压)或取消选择电压(例如，0v)施加到相应的dsg 412和/或通过经由一个或多个ssg线415将选择电压(例如，高于具有ssg 410的晶体管的阈值电压)或取消选择电压(例如，0v)施加到相应的ssg410而被选择或被取消选择。
83.如图4中所示，nand存储串408可以被组织为多个块404，多个块404的每一个可以具有公共源极线414(例如，耦合到地)。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块404上的所有存储单元406同时被擦除。为了擦除选定块404a中的存储单元406，可以用擦除电压(vers)(例如，高正电压(例如，20v或更高))偏置耦合到选定块404a以及与选定块404a在同一面中的未选定块404b的源极线414。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻nand存储串408的存储单元406可以通过字线418耦合，字线418选择存储单元406的哪一行受读取和编程处理的影响。在一些实施方式中，每个字线418耦合到存储单元406的页420，页420是用于编程处理的基本数据单位。以位为单位的一页420的大小可以与一个块404中由字线418耦合的nand存储串408的数量相关。每个字线418可以包括在相应页420中的每个存储单元406处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
84.图5示出了根据本公开的一些方面的包括nand存储串408的示例性存储器单元阵列401的截面的侧视图。如图5中所示，nand存储串408可以在衬底502上方垂直地延伸穿过存储器堆叠层504。衬底502可以包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或者任何其他合适的材料。
85.存储器堆叠层504可以包括交替的栅极导电层506和栅极到栅极电介质层508。存储器堆叠层504中的栅极导电层506和栅极到栅极电介质层508的对的数量可以确定存储器单元阵列401中的存储单元406的数量。栅极导电层506可以包括导电材料，导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层506包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层506包括掺杂多晶硅层。每个栅极导电层506可以包括围绕存储单元406的控制栅极，并且可以在存储器堆叠层504的顶部处横向地延伸作为dsg线413、在存储器堆叠层504的底部处横向地延伸作为ssg线415、或者在dsg线413与ssg线415之间横向地延伸作为字线418。
86.如图5中所示，nand存储串408包括垂直地延伸穿过存储器堆叠层504的沟道结构512。在一些实施方式中，沟道结构512包括填充有(一种或多种)半导体材料(例如，作为半导体沟道520)和(一种或多种)电介质材料(例如，作为存储器膜518)的沟道孔。在一些实施方式中，半导体沟道520包括硅，例如，多晶硅。在一些实施方式中，存储器膜518是包括隧穿层526、存储层524(又称为“电荷捕获/存储层”)和阻挡层522的复合电介质层。沟道结构512可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道520、隧穿层526、存储层524和阻挡层522以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层526可以包括氧化
硅、氮氧化硅或其任何组合。存储层524可以包括氮化硅、氮氧化硅或其任何组合。阻挡层522可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜518可以包括氧化硅/氮氧化硅/氧化硅(ono)的复合层。
87.根据一些实施方式，如图5中所示，阱514(例如，p阱和/或n阱)形成在衬底502中，并且nand存储串408的源极端与阱514接触。例如，源极线414可以耦合到阱514，以在擦除操作期间将擦除电压施加到阱514(即，nand存储串408的源极)。在一些实施方式中，nand存储串408还包括在nand存储串408的漏极端处的沟道插塞516。应当理解，尽管在图5中未示出，但是可以形成存储器单元阵列401的附加部件，附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。
88.返回参考图4，外围电路402可以通过位线416、字线418、源极线414、ssg线415和dsg线413耦合到存储器单元阵列401。外围电路402可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线416、字线418、源极线414、ssg线415和dsg线413将电压信号和/或电流信号施加到每个目标存储单元406以及从每个目标存储单元406感测电压信号和/或电流信号来促进存储器单元阵列401的操作。外围电路402可以包括使用金属-氧化物-半导体(mos)技术形成的各种类型的外围电路。例如，图6示出了一些示例性外围电路，外围电路402包括页缓冲器/感测放大器604、列解码器/位线驱动器606、行解码器/字线驱动器608、电压发生器610、控制逻辑单元612、寄存器614、接口616和数据总线618。应当理解，在一些示例中，还可以包括图6中未示出的附加外围电路。
89.页缓冲器/感测放大器604可以被配置为根据来自控制逻辑单元612的控制信号从存储器单元阵列401读取数据以及向存储器单元阵列401编程(写入)数据。在一个示例中，页缓冲器/感测放大器404可以存储要被编程到存储器单元阵列401的一个页420中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器604可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线418的存储单元406中。在又一示例中，页缓冲器/感测放大器604还可以感测来自位线416的表示存储在存储单元406中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器606可以被配置为由控制逻辑单元612控制，并且通过施加从电压发生器610生成的位线电压来选择一个或多个nand存储串408。
90.行解码器/字线驱动器608可以被配置为由控制逻辑单元612控制，并且选择/取消选择存储器单元阵列401的块404并且选择/取消选择块404的字线418。行解码器/字线驱动器608还可以被配置为使用从电压发生器610生成的字线电压来驱动字线418。在一些实施方式中，行解码器/字线驱动器608还可以选择/取消选择并且驱动ssg线415和dsg线413。如下文详细描述的，行解码器/字线驱动器608被配置为对耦合到(一个或多个)选定字线618的存储单元606执行擦除操作。电压发生器610可以被配置为由控制逻辑单元612控制，并且生成要被供应到存储器单元阵列401的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
91.控制逻辑单元612可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器614可以耦合到控制逻辑单元612，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(op码)和命令地址。接口616可以耦合到控制逻辑单元612，并且充当控制缓冲器，以缓冲从主
机(未示出)接收的控制命令并且并将其中继到控制逻辑单元612，以及缓冲从控制逻辑单元612接收的状态信息并且将其中继到主机。接口616还可以经由数据总线618耦合到列解码器/位线驱动器606，并且充当数据i/o接口和数据缓冲器，以缓冲数据并且将其中继到存储器单元阵列401或从存储器单元阵列401中继或缓冲数据。
92.图7是本技术本公开的一种三维存储器装置的结构示意图，该三维存储器装置可以是3d nand闪存存储芯片(后续可简称3d nand)如图7所示，在3d nand中包括多个存储串(string)701，该多个存储串701沿平行于衬底的承载面(即图7中的xy平面)的方向排布。其中，每个存储串701包括多个(例如32个或者64个)串联的存储单元(memory cell)，该多个串联的存储单元沿垂直于衬底的承载面的方向(即图7中的方向z)排布。由此，该存储器单元阵列器件包括的多个存储单元能够在衬底上形成三维阵列排布，从而形成存储阵列(array)。
93.如图7所示，每个存储串701还包括与第一个存储单元的漏极连接的上选择管，以及与最后一个存储单元的源极连接的下选择管。其中，上选择管也称为顶部选择栅(top select gate，tsg)或漏极选择管。下选择管也称为底部选择栅(bottom select gate，bsg)或源极选择管。其中，每个tsg的栅极与漏极选择线(drain select line，dsl)连接，每个tsg的源极与所属存储串中第一个存储单元的漏极连接，每个tsg的漏极与位线(bit line，bl)连接。每个bsg的栅极与源极选择线(source select line，ssl)连接，每个bsg的漏极与所属存储串中最后一个存储单元的源极连接，每个bsg的源极与源极线(source line，sl)连接。
94.从图7还可以看出，该3d nand包括沿方向x排布的n根bl：bl0至bln，沿方向y排布的x根dsl：dsl0至dslx，以及沿方向y排布的x根ssl：ssl0至sslx。其中，n和x均为大于1的整数。每根dsl与沿方向x排布的n个tsg的栅极连接，每根bl与沿方向y排布的x个tsg的漏极连接，每根ssl与沿方向x排布的n个bsg的栅极连接。并且，各个bsg的源极与同一sl连接，因此该sl也称为阵列共源极(array common source，acs)。
95.继续参考图7，每个存储串701中的存储单元与其他存储串701中的存储单元共用一组wl。假设每个存储串701包括m个存储单元，则该3d nand可以包括沿方向z排布的m根wl：wl0至wlm，该m为大于1的整数。其中，每根wl与位于同一层(即相对于衬底的承载面具有基本相同高度)的各个存储单元的栅极连接。
96.随着三维存储器装置(例如3d nand闪存存储芯片)加工工艺的进步，堆叠层数增多，层与层之间的距离也随之减小，如此导致3d nand相邻层之间的层间干扰也越来越明显。
97.层间干扰是指在对3d nand闪存存储芯片中任一层中的存储单元进行编程处理时产生的边缘电场，会对相邻层中已编程的存储单元中存储的电子数量产生影响，进而可能导致已编程的存储单元的阈值电压改变，尤其是对相邻层中且对象相同存储串的已编程的存储单元的阈值电压改变。并且申请人发现，3d nand在编程时，其层间干扰具有以下特点：(1)对wl施加的编程电压越大时，对相邻层中已编程的存储单元影响越大；(2)已编程的存储单元的阈值电压较小时(例如，存储单元中的电子数量相对较少)，受相邻层中wl编程时产生的边缘电场的影响越大。
98.需要说明的是，编程处理可以通过向存储单元的栅极施加编程电压实现，通过编
程处理可以使存储单元完成相应存储状态的数据写入处理。可继续参照图7所示的结构，在对任一存储单元进行编程处理的过程中，可以通过向该存储单元对应的dsl施加电压，打开相应的tsg，从可进一步对欲编程的存储单元进行选中。例如，对图7中存储单元702进行编程时，可以向dsl0施加电压，存储串701中的tsg也被打开；另一方面，可以通过向存储单元02对应的wl分别施加不同的编程电压，在每次向wl施加编程电压时，可以向存储单元02对应的bl加导通电压(一般小于2v)，进而使在wl加的编程电压能够作用于存储单元02的控制栅；另外，对于其他bl可以施加屏蔽电压(一般大于或等于2v)，用于屏蔽在wl加的编程电压作用于存储单元02之外的其他存储单元的控制栅。如此每次施加在wl的编程电压可分别作用于中不同的存储单元，进而使不同的存储单元存储不同的数据。如图8所示，图8是图7所示的3dnand结构图中沿x方向的一列存储串的结构示意图。例如需要对图8中的目标存储单元加编程电压时，可以将wl2加对应的编程电压，向bl1-bl3加导通电压，向bl1-bl3之外的其他bl加屏蔽电压，进而实现向目标存储单元加编程电压。
99.为了降低编程处理过程中，层间干扰的影响，本技术提供了一种三维存储器装置的编程处理方法，如图9所示，图9是本技术实施例提供的一种执行编程处理的方法流程图，该方法包括：
100.步骤901、在三维存储器装置中确定待编程的多个存储器单元层。
101.在实施中，当有数据需要写入3d nand时，可以根据3d nand中存储单元可存储数据的位数，为待存入的数据分配对应的存储单元。在为待存入的数据分配对应的存储单元后，可以确定为待存入的数据分配的各存储单元所属的各存储器单元层(后续可简称为层)。
102.步骤902、对多个存储器单元层中包括的多个存储单元执行编程处理，其中，对于任一存储单元执行的编程处理为高态编程处理或低态编程处理。
103.在本技术中将对存储单元的编程处理分为了高态编程处理和低态编程处理，高态编程处理是指将存储单元的阈值电压编程至第一电压，低态编程处理是指将存储单元的阈值电压编程至第二电压，其中，第一电压大于第二电压。也就是说，高态编程处理是对应阈值电压较高的存储单元进行的编程处理，低态编程处理是对应阈值电压较低的存储单元进行的编程处理。例如，存储单元存储的数据为0或1，0对应的阈值电压为v1，1对应的阈值电压为v2。如果v2大于v1，则v2对应的编程处理即为高态编程处理，v1对应的编程处理即为低态编程处理。
104.第一电压和第二电压可分别包括不同的阈值电压。技术人员可以根据将存储单元编程至不同的阈值电压时，分别施加到对应wl的编程电压产生的层间干扰的大小，对第一电压和第二电压进行划分。如将存储单元的阈值电压编程至某一阈值电压lx时，施加到wl的编程电压产生的层间干扰，明显大于将存储单元的编程至小于lx的阈值电压时产生的层间干扰，则可以将小于lx的阈值电压划分为第二电压，小于lx的各阈值电压可称低态阈值电压，将大于等于lx的阈值电压划分为第一电压，大于等于lx的阈值电压可称高态阈值电压。
105.其中，当3d nand的闪存颗粒的类型不同时，存储单元可存储数据的位数不同，存储单元的阈值电压分布也随之不同。例如，当闪存颗粒为tlc类型时，存储单元可存储数据的位数为3，即可分别存储000、001、010、011、100、101、110、111。存储的数据不同时，对应的
阈值电压分布不同，如图10所示，图10为nand为tlc类型时，对应的阈值电压分布图。参见图10可知，存储单元对应的阈值电压从小到大可依次为l0-l7。其中，假设确定lx为l4时，则对应的第一电压可以包括l4-l7，该四个阈值电压可称为高态阈值电压；对应的第二电压可以包括l0-l3，该四个阈值电压可称为低态阈值电压。又例如，当闪存颗粒为qlc类型时，存储单元可存储数据的位数为4，即可分别存储0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111。如图11所示，图11为nand为qlc类型时，对应的阈值电压分布图。参见图11可知，存储单元对应的阈值电压从小到大可依次为l0-l15。假设确定lx为l8时，则对应的第一电压可以包括l8-l15，该八个阈值电压可称为高态阈值电压，对应的第二电压可以包括l0-l7，该八个阈值电压可称为低态阈值电压。需要说明的是，图10和图11仅是对阈值电压和存储数据的示例性说明，实际的阈值电压和存储数据对应关系可由技术人员设定。
106.在实施中，当确定待编程的各层后，可以根据各层在三维存储器装置中的顺序对低态编程处理和高态编程处理设置编程顺序，然后根据设置的编程顺序对待编程的各层中的存储单元分别进行低态编程处理和高态编程处理。
107.其中，对于设置的编程顺序，可满足对于对应层相邻、对应存储串相同、且分别对应存储单元高态编程处理和低态编程处理的两个存储单元，其中一个存储单元对应的低态编程处理的执行顺序在另一个存储单元对应的高态编程处理之后。也就是说，对于设置的编程顺序可使受层间干扰影响较大的两个存储单元(相邻层中对应相同存储串的两个存储单元)，在对一个存储单元高态编程处理时，另一个存储单元还未进行低态编程处理。即在对一个存储单元使用较高的编程电压进行编程时，另一个存储单元还未使用较低的编程电压的进行编程。这样根据层间干扰的特点可知，在对一个存储单元用较高电压进行编程时，由于另一个存储单元还未进行较低电压的编程，因此可以避免在向一个存储单元施加较高的编程电压对相邻层中另一个存储单元产生层间干扰，而另一个存储单元由于为低态编程处理，需要施加的编程电压较小，因此可以对另一个已进行高态编程处理的存储单元产生层间干扰的影响较小。本技术提供的编程处理方法可以在一定程度上降低编程处理时层间干扰的影响。
108.其中，在本技术中，对于任意存储器单元层中由同一根dsl控制的多个存储单元可称为一个存储单元组。在对一层中的存储单元进行高态编程处理或低态编程处理时，可以按照存储单元组的顺序，依次对存储单元进行高态编程处理或低态编程处理。在对任一存储单元组中的至少一个存储单元进行高态编程处理时，可以将该存储单元组中需要进行低态编程处理的存储单元进行inhibit(屏蔽处理)，即可以将需要进行低态编程处理的存储单元分别对应的bl施加屏蔽电压(如2v)。例如，在图8中所示的存储单元组中，需要进行将对应的阈值电压编程至第一电压为目标存储单元，则在使用对应的编程电压对目标存储单元进行编程时，可以向对应存储单元组中除目标存储单元外的其他存储单元对应的bl施加屏蔽电压。这样可以避免进行高态编程处理的编程电压作用在需要进行低态编程处理的存储单元上。同理，在对任一存储单元组中的至少一个存储单元进行低态编程处理时，可以将该存储单元组中需要进行高态编程处理的存储单元进行inhibit，以避免进行低态编程处理的编程电压作用在需要进行高态编程处理的存储单元上。
109.本技术实施例将编程处理分为了高态编程处理和低态编程处理，在进行编程处理
时，对于任意两个所属存储器单元层相邻且对应相同存储串的存储单元且分别对应高态编程处理和低态编程处理的两个存储单元，可以先对需要进行高态编程处理的存储单元进行高态编程处理，再对需要进行低态编程处理的存储单元进行低态编程处理。也就是需要用较低的编程电压进行编程处理的存储单元的编程顺序，在需要用较高的编程电压进行编程处理的存储单元之后。这样，在使用较高的编程电压进行编程处理时，由于相邻的另一个存储单元还未进行编程处理，因此可以避免层间干扰的影响。而在对相邻的另一个存储单元进行编程处理时，由于施加的编程电压较低，对已进行高态编程处理的存储单元的层间干扰影响较小，可见采用本技术能够在一定程度上降低层间干扰的影响。
110.图12是本技术实施例提供的一种编程顺序，该编程顺序可应用于上述步骤902中，参见图12，该编程顺序如下：
111.步骤1201，对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理。
112.其中，n为正整数，n小于y。对于待编程的y个层，可以先对y个层中第1层至第n层中存储单元执行高态编程处理，也就是先将第1层至第n层中需要将阈值电压编程至第一电压的存储单元进行编程处理。对于第一电压和第二电压的说明可参照步骤302，此处不再赘述。
113.步骤1202，将m取值为1。
114.其中，m是本技术实施例中设置的变量，m的初始值可设置为1。
115.步骤1203，对y个存储器单元层中第m层中的存储单元执行低态编程处理，再对y个存储器单元层中第n+m层中的存储单元执行高态编程处理。
116.在对y个层中第1层至第n层中存储单元的高态编程处理后，可以对y个层中第m层中存储单元进行低态编程处理，并对y个层中第n+m层中存储单元进行高态编程处理。
117.在本步骤1203中，对于各存储单元进行高态编程处理和低态编程处理的顺序不做限制。例如，可以先对第m层中存储单元进行低态编程处理，再对第n+m层中存储单元进行高态编程处理，也可以先对第n+m层中存储单元进行高态编程处理再对第m层中存储单元进行低态编程处理。
118.步骤1204，确定n+m与y的大小关系。
119.步骤1205，如果确定n+m小于y，则将m的取值加1，转至执行步骤1203的处理。
120.如果n+m小于y，也就是说，当前还未完成对y个层中所有存储单元对应的高态编程处理。因此可以将则将m的取值加1，继续转至执行步骤1003的处理，继续对第m层中的存储单元执行低态编程处理，再对第n+m层中的存储单元执行高态编程处理。
121.步骤1206，如果确定n+m等于y，则对y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。
122.在执行步骤1203后，如果n+m等于y，也就是说，当前已完成了对y个层中所有存储单元对应的高态编程处理。但对于第m+1层至第n+m层中的存储单元还未进行低态编程处理，因此可以执行y个层中第m+1层至第n+m层中存储单元的低态编程处理。
123.可选的，对于上述对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理，可以基于三维存储器装置中存储单元对应的地址顺序，对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理。对于上述对y个存储器单元层中第m层中的存储单元执行低态编程处理，可以基于三维存储器装置中存储单元对应的地址顺序，对y个存
储器单元层中第m层中的存储单元执行低态编程处理。对于上述对y个存储器单元层中第n+m层中的存储单元执行高态编程处理，可以基于三维存储器装置中存储单元对应的地址顺序，对y个存储器单元层中第n+m层中的存储单元执行高态编程处理。对于上述对y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理，可以基于三维存储器装置中存储单元对应的地址顺序，对y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。
124.其中，存储单元对应的地址可以为存储单元在三维存储器装置中的逻辑地址或物理地址。也就是说，在本方法流程中对于任一层包括的各存储单元进行高态编程处理或低态编程处理时，可以根据各存储单元对应的地址顺序对各存储单元进行高态编程处理或低态编程处理。例如在对一层中的存储单元进行编程处理时，可以根据该层中各存储单元组中包括的存储单元的逻辑地址或物理地址顺序，依次对各存储单元组包括的存储单元进行编程处理。
125.可选的，对于上述编程顺序中，n的取值可以为2。则按照上述编程顺序，对确定的y个层中的存储单元进行高态编程处理和低态编程处理的顺序可如图13所示。
126.图13仅是对图12所示的编程顺序的示例说明，在图13中示出了3d nand中需要进行编程处理的前4个层的编程顺序，且每层中包括4个存储单元组。其中，图13中每个矩形框表示层中的一个存储单元组，矩形框中序号表示存储单元组中的存储单元进行高态编程或低态编程的顺序。参见图13可知，在对需要编程的各层的存储单元进行编程时，可以先对第一层中各存储单元组中的存储单元进行高态编程处理(序号1-4对应的高态编程处理)，然后再对第二层中存储单元组中的存储单元进行高态编程处理(序号5-8对应的高态编程处理)，之后再对第一层中对存储单元组中的存储单元进行低态编程处理(序号9-12对应的低态编程处理)。这样在对第二层中存储单元组中的存储单元进行高态编程处理时，由于第一层中需要编程至较低阈值电压的存储单元还未进行编程处理，因此可以避免施加到第二层中的存储单元对应wl较高的编程电压对第一层中存储单元所产生的层间干扰。之后可按照图13所示的编程顺序，在对每层的存储单元组中的存储单元进行低态编程处理之前，可以先对对应的下一层的存储单元组中的存储单元进行高态编程处理，可见按照如上编程顺序，可以降低编程处理过程中的层间干扰。
127.图14是本技术实施例提供的另一种编程顺序，该编程顺序可应用于上述步骤902中，参见图14，该编程顺序如下：
128.步骤1401、将p取值为1。
129.其中，p是本技术实施例中设置的变量，p的初始值可设置为1。
130.步骤1402、对y个存储器单元层中第1层至第n层中第p个dsl对应的存储单元执行高态编程处理，再对y个存储器单元层中第1层的第p个dsl对应的存储单元执行低态编程处理，其中，n为正整数且小于y。
131.其中，n为正整数，n小于y且大于1。对第p个dsl对应的存储单元执行高态编程处理，也就是对第p个存储单元组中需要进行高态编程处理的存储单元进行编程，在对第p个存储单元组中需要进行高态编程处理的存储单元进行编程后，可以再对第1层的第p存储单元组中需要进行低态编程处理的存储单元进行编程。
132.步骤1403、确定p与z的大小关系。
133.步骤1404、如果确定p小于z，则将p的取值加1，转至步骤1402。
134.其中，z为三维存储器中dsl的个数，也是一个存储器单元层中包括存储单元组的个数。如果确定p小于z，则说明当前还未完成对y个层中第1层至第n层中所有存储单元组中存储单元对应的高态编程处理，因此可以将p的值加1，转至执行步骤1402，继续对y个层中第1层至第n层中的存储单元进行高态编程处理。
135.步骤1405、如果确定p等于z，则将p取值为1，将m取值为1。
136.其中，m是本技术实施例中设置的变量，m的初始值可设置为1。
137.如果确定p等于z，则说明当前以及完成了对y个层中第1层至第n层中所有存储单元对应的高态编程处理，因此可以开始执行其它层的存储单元对应的高态编程处理。
138.步骤1406、对y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理，再对y个存储器单元层中第m+1层中第p个dsl对应的存储单元执行低态编程处理。
139.在步骤1405之后，可以开始执行y个层中第n+m层的第p个存储单元组中的存储单元对应的高态编程处理，之后再执行y个层中第m+1层的第p个存储单元组中的存储单元对应低态编程处理。
140.步骤1407、确定p与z的大小关系。
141.每次执行步骤1406之后，可以确定p与z的大小关系。
142.步骤1408、如果p小于z，则将p的取值加1，转至步骤1406。
143.如果确定p小于z，则说明当前还未完成对y个层中第n+m层中所有存储单元对应的高态编程处理，以及第m+1层中所有存储单元对应的低态编程处理。因此可以将p的值加1，转至执行步骤1406，继续对y个层中第n+m层的存储单元进行高态编程处理，对y个层中第m+1层的存储单元进行低态编程处理。
144.步骤1409、如果确定p等于z且n+m小于y，则将p取值为1，将m的取值加1，转至步骤1406。
145.如果确定p等于z且n+m小于y，则说明当前完成了y个层中第n+m层中所有存储单元对应的高态编程处理，以及第m+1层中所有存储单元对应的低态编程处理，且在y个层中仍然存在未进行高态编程处理的层。因此，可以将p取值为1，将m的取值加1，并转至步骤1406，即继续执行第n+m层(m取值未加1之前)对应的下一层的存储单元对应的高态编程处理，以及继续执行第m+1层(m取值未加1之前)对应的下一层的存储单元对应的低态编程处理。
146.步骤1410、如果p等于目标数目且n+m等于y，则将p取值为1。
147.如果确定p等于目标数目且n+m等于y，则说明当前已对y个层中各存储单元进行了高态编程处理，则可以将p取值为1。
148.步骤1411、对y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理。
149.在步骤1410之后，可以对剩余的未进行编程的低态编程处理的存储单元进行低态编程处理。具体的可以对y个层中第m+2层至第n+m层的第p个存储单元组中的存储单元进行低态编程处理。
150.步骤1412、确定p与z的大小关系。
151.步骤1413、如果p小于z，则将p的取值加1，转至步骤1411。
152.如果确定p小于z，则说明当前还未完成对第m+2层至第n+m层中所有存储单元对应
的低态编程处理，因此可以将p的取值加1，转至执行步骤1411，继续对第m+2层至第n+m层中的存储单元进行低态编程处理。
153.步骤1414、如果p等于z，则确定多个存储单元对应的多个编程处理执行完毕。
154.在每次执行步骤1413之后，如果确定p等于z，则说明当前已经完成了对第m+2层至第n+m层中所有存储单元对应的低态编程处理，也就是完成了对y个层中各存储单元对应的低态编程处理和高态编程处理。
155.可选的，对于上述编程顺序中，n的取值可以为2。则按照上述编程顺序，对确定的y个层中的存储单元进行高态编程处理和低态编程处理的顺序可如图15所示。
156.图15是对图14所示的编程顺序的示意性说明，在图15中示出了3d nand中需要进行编程处理的前4个层的编程顺序，且每层中包括4个存储单元组。其中，图15中的矩形框表示一个存储单元组，矩形框中的序号表示存储单元进行高态编程或低态编程的顺序。参见图15可知，可以先分别对第一层和第二层中的第一个存储单元组中的存储单元进行高态编程处理(序号1、2对应的高态编程处理)，然后再对第一层中第一个存储单元组中的存储单元进行低态编程处理(序号3对应的低态编程处理)，之后可以按照该顺序依次执行第一层和第二层中的存储单元对应的高态编程处理，以及第一层中的存储单元对应的低态编程处理。这样在对第二层中第一个存储单元进行高态编程处理时，由于第一层中需要编程至较低阈值电压的存储单元还未进行编程处理，因此可以避免施加到第二层中的存储单元对应wl较高的编程电压对第一层中存储单元产生层间干扰。之后可以按照图15所示的编程顺序，依次对各层的存储单元进行高态编程处理和低态编程处理。由图15所示的编程顺序可知，在对任一存储单元进行高态编程处理时，其相邻层中对应相同存储串的存储单元还未进行低态编程处理，可见按照如上编程顺序，可以降低编程处理过程中的层间干扰。
157.本技术实施例还提供了一种三维存储器装置，该三维存储器装置可以是上述图4所示的三维存储器装置，该三维存储器装置包括：存储器单元阵列，存储单元存储器单元阵列包括多个存储器单元层；多个字线，存储单元多个字线分别耦合到存储单元多个存储器单元层；以及外围电路，存储单元外围电路耦合到存储单元多个字线并且被配置为对存储单元多个存储器单元层中的选定存储器单元层中的存储单元执行编程处理，存储单元选定存储器单元层耦合到选定字线。
158.其中，为了执行存储单元编程处理，存储单元外围电路被配置为：在三维存储器装置中确定待编程的多个存储器单元层；对存储单元多个存储器单元层中包括的多个存储单元执行编程处理；其中，对于任一存储单元执行的编程处理为高态编程处理或低态编程处理，存储单元高态编程处理是将存储单元任一存储单元的阈值电压编程至第一电压，存储单元低态编程处理是将存储单元任一存储单元的阈值电压编程至第二电压，存储单元第一电压大于存储单元第二电压；在存储单元多个存储单元中，对于对应存储器单元层相邻、对应存储串相同、且分别对应存储单元高态编程处理和存储单元低态编程处理的两个存储单元，其中一个存储单元对应的低态编程处理的执行顺序在另一个存储单元对应的高态编程处理之后。
159.可选的，为了执行存储单元编程处理，外围电路被配置为：对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理，其中，n为正整数且小于y；然后，将m取值为1，对存储单元y个存储器单元层中第m层中的存储单元执行低态编程处理，对存储单元y个
存储器单元层中第n+m层中的存储单元执行高态编程处理；之后，如果确定n+m小于y，则将m的取值加1，并转至存储单元对存储单元y个存储器单元层中第m层中的存储单元执行低态编程处理；如果确定n+m等于y，则对存储单元y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。
160.可选的，为了执行存储单元编程处理，外围电路被配置为：基于三维存储器装置中存储单元对应的地址顺序，对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理；基于三维存储器装置中存储单元对应的地址顺序，对存储单元y个存储器单元层中第m层中的存储单元执行低态编程处理；基于三维存储器装置中存储单元对应的地址顺序，对存储单元y个存储器单元层中第n+m层中的存储单元执行高态编程处理；基于三维存储器装置中存储单元对应的地址顺序，对存储单元y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。
161.可选的，为了执行存储单元编程处理，外围电路被配置为：将p取值为1，对y个存储器单元层中第1层至第n层中第p个dsl对应的存储单元执行高态编程处理，再对存储单元y个存储器单元层中第1层的第p个dsl对应的存储单元执行低态编程处理，其中，n为正整数且小于y；然后，如果确定p小于z，则将p的取值加1，转至存储单元对y个存储器单元层中第1层至第n层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z，则将p取值为1，将m取值为1，对存储单元y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理，再对存储单元y个存储器单元层中第m+1层中第p个dsl对应的存储单元执行低态编程处理；之后，如果确定p小于z，则将p的取值加1，转至存储单元对存储单元y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z且n+m小于y，则将p取值为1，将m的取值加1，转至存储单元对存储单元y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z且n+m等于y，则将p取值为1，对存储单元y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理，如果p小于z，则将p的取值加1，转至存储单元对存储单元y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理，如果确定p等于z，则确定存储单元多个存储单元的编程处理执行完毕。
162.对于三维存储器装置实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本公开三维存储器装置实施例中未披露的技术细节，请参照本公开方法实施例的描述而理解。
163.本技术实施例还提供了一种存储器系统，该存储器系统可以是上述如图1中的存储器系统，该存储器系统中可以包括本技术提供的三维存储器装置，以及耦合到存储单元三维存储器装置并被配置为控制三维存储器装置的三维存储器装置控制器。
164.对于存储器系统实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本公开存储器系统实施例中未披露的技术细节，请参照本公开方法实施例的描述而理解。
165.在本技术中，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“至少一个”是指一个或多个，术语“多个”指两个或两个以上，除非另有明确的限定。
166.以上所述仅为本技术的示例性实施例，并不用以限制本技术，凡在本技术的精神
和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。

技术特征：

1.一种三维存储器装置的编程处理方法，其特征在于，所述方法包括：在三维存储器装置中确定待编程的多个存储器单元层；以及对所述多个存储器单元层中包括的多个存储单元执行编程处理；其中，对于所述存储单元执行的编程处理包括高态编程处理和低态编程处理，所述高态编程处理是将所述存储单元的阈值电压编程至第一电压，所述低态编程处理是将所述存储单元的阈值电压编程至第二电压，所述第一电压大于所述第二电压；在所述多个存储单元中，对于对应存储器单元层相邻、对应存储串相同、且分别对应所述高态编程处理和所述低态编程处理的两个存储单元，其中一个存储单元对应的低态编程处理的执行顺序在另一个存储单元对应的高态编程处理之后。2.根据权利要求1所述的方法，其特征在于，所述多个存储器单元层的层数为y，所述对所述多个存储器单元层中包括的多个存储单元执行编程处理，包括：对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理，其中，n为正整数且小于y；然后，将m取值为1，对所述y个存储器单元层中第m层中的存储单元执行低态编程处理，对所述y个存储器单元层中第n+m层中的存储单元执行高态编程处理；之后，如果确定n+m小于y，则将m的取值加1，并转至所述对所述y个存储器单元层中第m层中的存储单元执行低态编程处理；如果确定n+m等于y，则对所述y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。3.根据权利要求2所述的方法，其特征在于，所述对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理，包括：基于三维存储器装置中存储单元对应的地址顺序，对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理；所述对所述y个存储器单元层中第m层中的存储单元执行低态编程处理，包括：基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第m层中的存储单元执行低态编程处理；所述对所述y个存储器单元层中第n+m层中的存储单元执行高态编程处理，包括：基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第n+m层中的存储单元执行高态编程处理；所述对所述y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理，包括：基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。4.根据权利要求1所述的方法，其特征在于，所述多个存储器单元层的个数为y，所述三维存储器装置中包括z个漏极选择线dsl；所述对所述多个存储器单元层中包括的多个存储单元执行编程处理，包括：将p取值为1，对y个存储器单元层中第1层至第n层中第p个dsl对应的存储单元执行高态编程处理，再对所述y个存储器单元层中第1层的第p个dsl对应的存储单元执行低态编程处理，其中，n为正整数且小于y；然后，如果确定p小于z，则将p的取值加1，转至所述对y个存储器单元层中第1层至第n
层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z，则将p取值为1，将m取值为1，对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理，再对所述y个存储器单元层中第m+1层中第p个dsl对应的存储单元执行低态编程处理；之后，如果确定p小于z，则将p的取值加1，转至所述对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z且n+m小于y，则将p取值为1，将m的取值加1，转至所述对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z且n+m等于y，则将p取值为1，对所述y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理，如果确定p小于z，则将p的取值加1，转至所述对所述y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理，如果确定p等于z，则确定所述多个存储单元的编程处理执行完毕。5.根据权利要求2或4所述的方法，其特征在于，所述n的取值为2。6.根据权利要求1所述的方法，其特征在于，所述存储单元为tlc闪存颗粒，所述存储单元对应有八个不同的存储状态，八个存储状态对应的阈值电压中包括四个低态阈值电压和四个高态阈值电压，任一低态阈值电压低于任一高态阈值电压；所述低态编程处理是将所述存储单元编程至任一低态阈值电压的处理，所述高态编程处理是将所述存储单元编程至任一低态阈值电压的处理。7.根据权利要求1所述的方法，其特征在于，所述三维存储器装置包括三维nand闪存存储器。8.一种三维存储器装置，其特征在于，所述三维存储器装置包括：存储器单元阵列，所述存储器单元阵列包括多个存储器单元层；多个字线，所述多个字线分别耦合到所述多个存储器单元层；以及外围电路，所述外围电路耦合到所述多个字线并且被配置为对所述多个存储器单元层中的选定存储器单元层中的存储单元执行编程处理，所述选定存储器单元层耦合到选定字线，其中，为了执行所述编程处理，所述外围电路被配置为：在三维存储器装置中确定待编程的多个存储器单元层；对所述多个存储器单元层中包括的多个存储单元执行编程处理；其中，对于任一存储单元执行的编程处理为高态编程处理或低态编程处理，所述高态编程处理是将所述任一存储单元的阈值电压编程至第一电压，所述低态编程处理是将所述任一存储单元的阈值电压编程至第二电压，所述第一电压大于所述第二电压；在所述多个存储单元中，对于对应存储器单元层相邻、对应存储串相同、且分别对应所述高态编程处理和所述低态编程处理的两个存储单元，其中一个存储单元对应的低态编程处理的执行顺序在另一个存储单元对应的高态编程处理之后。9.根据权利要求8所述的三维存储器装置，其特征在于，所述外围电路被配置为：对y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理，其中，n为正整数且小于y；然后，将m取值为1，对所述y个存储器单元层中第m层中的存储单元执行低态编程处理，对所述y个存储器单元层中第n+m层中的存储单元执行高态编程处理；之后，如果确定n+m小于y，则将m的取值加1，并转至所述对所述y个存储器单元层中第m
层中的存储单元执行低态编程处理；如果确定n+m等于y，则对所述y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。10.根据权利要求9所述三维存储器装置，其特征在于，所述外围电路被配置为：基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第1层至第n层中的存储单元执行高态编程处理；基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第m层中的存储单元执行低态编程处理；基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第n+m层中的存储单元执行高态编程处理；基于三维存储器装置中存储单元对应的地址顺序，对所述y个存储器单元层中第m+1层至第n+m层中的存储单元执行低态编程处理。11.根据权利要求8所述的三维存储器装置，其特征在于，所述外围电路被配置为：将p取值为1，对y个存储器单元层中第1层至第n层中第p个dsl对应的存储单元执行高态编程处理，再对所述y个存储器单元层中第1层的第p个dsl对应的存储单元执行低态编程处理，其中，n为正整数且小于y；然后，如果确定p小于z，则将p的取值加1，转至所述对y个存储器单元层中第1层至第n层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z，则将p取值为1，将m取值为1，对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理，再对所述y个存储器单元层中第m+1层中第p个dsl对应的存储单元执行低态编程处理；之后，如果确定p小于z，则将p的取值加1，转至所述对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z且n+m小于y，则将p取值为1，将m的取值加1，转至所述对所述y个存储器单元层中第n+m层中第p个dsl对应的存储单元执行高态编程处理；如果确定p等于z且n+m等于y，则将p取值为1，对所述y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理，如果p小于z，则将p的取值加1，转至所述对所述y个存储器单元层中第m+2层至第n+m层中第p个dsl对应的存储单元执行低态编程处理，如果确定p等于z，则确定所述多个存储单元的编程处理执行完毕。12.根据权利要求8所述的三维存储器装置，其特征在于，所述存储单元为tlc闪存颗粒，所述存储单元对应有八个不同的存储状态，八个存储状态对应的阈值电压中包括四个低态阈值电压和四个高态阈值电压，任一低态阈值电压低于任一高态阈值电压；所述低态编程处理是将所述存储单元编程至任一低态阈值电压的处理，所述高态编程处理是将所述存储单元编程至任一低态阈值电压的处理。13.根据权利要求8所述的三维存储器装置，其特征在于，所述三维存储器装置包括三维nand闪存存储器。14.一种存储器系统，其特征在于，所述存储器系统包括：一个或多个如权利要求8所述的三维存储器装置；耦合到所述三维存储器装置并被配置为控制所述三维存储器装置的三维存储器装置控制器。

技术总结

本申请公开了一种三维存储器装置、三维存储器装置的编程处理方法，属于存储技术领域。该方法包括：确定待编程的多个存储器单元层；对多个存储器单元层中包括的多个存储单元执行编程处理；其中，对于任一存储单元执行的编程处理为高态编程处理或低态编程处理，高态编程处理是将任一存储单元的阈值电压编程至第一电压，低态编程处理是将任一存储单元的阈值电压编程至第二电压，第一电压大于第二电压；对于对应存储器单元层相邻、对应存储串相同、且分别对应高态编程处理和低态编程处理的两个存储单元，其中一个存储单元对应的低态编程处理的执行顺序在另一个存储单元对应的高态编程处理之后。采用本申请能够降低编程时产生的层间干扰。的层间干扰。的层间干扰。