本教程介绍一下自动布局布线工具Encounter的使用知识,开始以一个简单的十进制计数器版图的自动实现为例子,之后介绍包含block模块的复杂的版图自动实现。 在Designer Compiler使用入门教程中,笔者设计了一个十进制计数器,并经过Design Compiler对其进行综合后获得了门级综合网表文件以及约束文件,根据这两个文件,我们就可以使用SOC Encounter实现十进制计数器的物理版图设计了。首先,我们要准备使用Encounter进行版图自动设计时所需要的数据: 时序库文件:,,,
物理库文件:,,
门级网表文件:
面袋
时序约束文件:
IO位置放置文件: eset_n(top_reset),.clk(top_clk),.in_ena(top_in_ena),t(top_cnt),.carry_
ena(top_carry_ena)); AD(clk),.C(top_clk));
PDIDGZ PAD_RESET(.PAD(reset_n),.C(top_reset));
PDIDGZ PAD_IN_ENA(.PAD(in_ena),.C(top_in_ena));
(
PDO02CDG PAD_CARRY_ENA(.I(top_carry_ena),.PAD(carry_ena));
PDO02CDG PAD_CNT_0(.I(top_cnt[0]),.PAD(cnt[0]));
PDO02CDG PAD_CNT_1(.I(top_cnt[1]),.PAD(cnt[1]));sb4
PDO02CDG PAD_CNT_2(.I(top_cnt[2]),.PAD(cnt[2]));电厂脱硫滤布
PDO02CDG PAD_CNT_3(.I(top_cnt[3]),.PAD(cnt[3]));
电梯轨道endmodule
管串>木醋液
说明:关于PAD如何例化,首先要查看厂家提供的工艺库中的关于PAD的verilog文件,如本例子中使用tsmc18工艺库,描述PAD的verilog文件为973g,这个文件是PAD文件的verilog描述,包括输入输出的端口等信息。