基于忆阻器阵列的逻辑门电路及全加器实现方法

1.本发明涉及数字电路技术领域，具体涉及一种基于忆阻器阵列的逻辑门电路以及忆阻器在实现与门、或门、全加器方面的应用。

背景技术：

2.随着半导体制造工艺技术的发展，集成电路的集成度和复杂度日益增加，其特征尺寸不断缩小，目前已经达到了纳米级。在纳米级工艺阶段，ic面临越来越多的问题。忆阻器作为一种新型纳米器件，具有尺寸小、能耗超低以及读写时间短等优点，并且能够嵌入到交叉阵列中，是实现大规模存储的关键。
3.忆阻器除了能够进行数据存储，同时还能用来进行逻辑计算。目前已有多种基于忆阻器的逻辑被提出，并且已经应用到交叉阵列中实现基本逻辑门电路。但是如公告日为2018.01.26，公开号为cn105356876a的中国发明专利：基于忆阻器的逻辑门电路所示，将单个逻辑应用到交叉阵列中实现复杂电路时，操作步骤繁琐，并且忆阻器开销较大，因此现有技术仍具有不少局限性。

技术实现要素：

4.本发明提出一种基于忆阻器阵列的逻辑门电路及全加器实现方法，用以克服现有技术存在的操作步骤繁琐、忆阻器开销大等问题。
5.为了实现上述任务，本发明采用以下技术方案：
6.一种基于忆阻器阵列的逻辑门电路，包括1条字线wl，b条位线blb{b＝1,2
…
b}，第一电压控制器，第二电压控制器，解码器以及b个忆阻器mb；
7.其中，字线wl分别与各位线blb相交；各位线blb分别连接所述第一电压控制器的输出端；字线wl连接所述第二电压控制器的输出端；
8.所述第一电压控制器与第二电压控制器的输入端各连接一个解码器，解码器输入端均连接时钟信号clk；
9.各忆阻器mb的正极连接对应下标的位线blb，负极连接字线wl，构成忆阻器阵列。
10.进一步地，对于负极连接于同一条字线wl的各忆阻器：
11.所述时钟信号clk为高电平时表示逻辑1，连通其中两个忆阻器组成互补阻性开关，这两个忆阻器的字线端悬空，并在对应的位线端施加电压来执行逻辑运算，或：
12.时钟信号为低电平时代表逻辑0，连通其中的一个忆阻器，在该忆阻器对应的位线端与字线端施加电压来执行逻辑运算。
13.进一步地，所述忆阻器mb以阻值的形式存储输入量p或输入量q或逻辑运算结果，处于高阻r
off
状态时表示逻辑0，低阻r
on
状态时表示逻辑1；所述第一电压控制器、第二电压控制器输出端电压表示忆阻器的电压输入，输出端电压为高电压vh时表示逻辑1，输出端电压为低电压v
l
时表示逻辑0；电压控制器的输出存在三种状态，分别为高电压vh、低电压v
l
和悬空floating。
14.进一步地，在逻辑运算的过程中：
15.存储了输入量p的忆阻器m
p
以及存储了输入量q的忆阻器mq，字线wl端处于悬空状态，解码器控制第一电压控制器在忆阻器对应位线端施加电压信号执行逻辑运算并将结果存储于忆阻器m
p
和mq；
16.根据忆阻器m
p
和忆阻器mq，控制对应下标的位线blb输出高电压vh或低电压v
l
来连通当前阶段的待运算电路。
17.一种使用所述基于忆阻器阵列的逻辑门电路实现与门的方法，包括以下步骤：
18.将电路中用于辅助运算并存储逻辑运算结果的忆阻器ma写为高阻；
19.连通忆阻器ma与存储输入量p的忆阻器m
p
，其中，第一电压控制器对忆阻器m
p
对应的位线端bl
p
施加代表逻辑0的低电压v
l
，对忆阻器ma对应的位线端bla施加代表逻辑q的电压，pq相与的结果存储在忆阻器ma。
20.一种使用所述基于忆阻器阵列的逻辑门电路实现或门的方法，包括以下步骤：
21.连通存储输入量p的忆阻器m
p
与存储输入量q的忆阻器mq，其中，第一电压控制器对忆阻器m
p
对应的位线端bl
p
施加代表逻辑0的低电压v
l
，对忆阻器mq对应的位线端blq施加代表逻辑1的高电压vh，pq相或的结果存储在忆阻器mq。
22.一种使用所述基于忆阻器阵列的逻辑门电路实现全加器的方法，包括以下步骤：
23.s1，将电路中用于运算的操作数a、b和进位c分别写入同行的忆阻器m1、m2、m3，并将电路中用于辅助运算的同行忆阻器m4和m5写为高阻；
24.s2，连通忆阻器m1与m4，其中，第一电压控制器对忆阻器m1对应的位线端bl1施加代表逻辑的电压，对忆阻器m4对应的位线端bl4施加代表逻辑c的电压；
25.s3，连通忆阻器m1与m5，其中，第一电压控制器对忆阻器m1对应的位线端bl1施加代表逻辑c的电压，对忆阻器m5对应的位线端bl5施加代表逻辑的电压；
26.s4，连通忆阻器m4与m5，其中，第一电压控制器对忆阻器m4对应的位线端bl4施加代表逻辑1的高电压vh，对忆阻器m5对应的位线端bl5施加代表逻辑0的低电压v
l
；
27.s5，连通忆阻器m2与m4，其中，第一电压控制器对忆阻器m2对应的位线端bl2施加代表逻辑c的电压，对忆阻器m4对应的位线端bl4施加代表逻辑的电压；
28.s6，连通忆阻器m3与m4，其中，第一电压控制器对忆阻器m3对应的位线端bl3施加代表逻辑a的电压，对忆阻器m4对应的位线端bl4施加代表逻辑的电压，得到全加器求和位s的结果并存储在m4；
29.s7，第一电压控制器对忆阻器m3对应的位线端bl3施加代表逻辑b的电压，第二电压控制器对忆阻器m3对应的字线端wl施加代表逻辑的电压，得到全加器进位c
′
的结果并存储在m3。
30.与现有技术相比，本发明具有以下技术特点：
31.相较于现有技术，本发明提供了的基于忆阻器阵列的逻辑门电路，其能配置同行的两个忆阻器组成互补式阻抗开关，能够减少实现与门、或门和全加器的操作步骤和忆阻器开销，大幅降低整体的能耗。
附图说明
32.图1为本发明实施例提供的基于忆阻器阵列的逻辑门电路示意图；
33.图2为本发明实施例提供的同行忆阻器执行与逻辑的电路变化示意图；
34.图3为本发明实施例提供的同行忆阻器执行或逻辑的电路变化示意图；
35.图4为本发明实施例提供的单个忆阻器执行逻辑运算的电路变化示意图；
36.图5为本发明实施例提供的所述基于同行忆阻器的全加器运算电路实现步骤示意图；
37.图6为本发明实施例在忆阻器m1、m2分别为逻辑0和逻辑1，电压输入端bl1、bl2分别为逻辑0和逻辑1时，两个电压输入端bl1、bl2的仿真波形示意图和两个忆阻器m1、m2的阻值变化示意图；
38.图7为本发明实施例在忆阻器m1、m2分别为逻辑1和逻辑0，电压输入端bl1、bl2分别为逻辑0和逻辑1时，两个电压输入端bl1、bl2的仿真波形示意图和两个忆阻器m1、m2的阻值变化示意图；
39.图8为本发明实施例在全加器操作位a、b和进位c分别为逻辑1、逻辑0、逻辑0时，同行的五个忆阻器m1、m2、m3、m4、m5的阻值变化示意图，其中求和位s的结果存储于m4之中，进位c
′
存储于m3之中；
40.图9为本发明实施例在全加器的八种情况下对应求和位s和进位c
′
的结果示意图。
具体实施方式
41.为了解决现有技术的局限性，本实施例提供了一种技术方案，下面结合附图和实施例对本发明的技术方案做进一步的说明。
42.请参考图1，本发明首先提供了一种基于忆阻器阵列的逻辑门电路，包括一条字线wl，b条位线blb，{b＝1,2
…
b}，第一电压控制器，第二电压控制器，解码器以及b个忆阻器mb；
43.其中，字线wl分别与各位线blb相交；各位线blb分别连接所述第一电压控制器的输出端；字线wl连接所述第二电压控制器的输出端；忆阻器的正向阈值电压为v
off
，负向阈值电压为v
on
；
44.所述第一电压控制器与第二电压控制器的输入端均连接一个解码器，解码器输入端均连接时钟信号clk；
45.各忆阻器mb的正极连接对应下标的位线blb，负极连接字线wl，构成忆阻器阵列；例如图1的示例中有两个忆阻器：m1和m2，对于忆阻器m1，其正极连接的是第一个下标“1”对应的位线bl1，负极连接的是字线wl；以此类推，构成忆阻器阵列。
46.相较于现有技术，本发明提供了的基于忆阻器阵列的逻辑门电路，其能配置同行的多个忆阻器组成互补式阻抗开关，能够减少实现与门、或门和全加器的操作步骤和忆阻器开销，大幅降低整体的能耗。
47.具体的，所述字线wl以及位线blb为纳米线，w≥1，b≥2。图1中，vin1、vin2、vin3分别表示位线bl1、bl2、字线wl上的输入端，第一电压控制器下方的省略号表示其它位线blb。
48.对于负极连接于同一条字线wl的各忆阻器，可以视为位于“同一行”的忆阻器：例如忆阻器m1、m2，其负极连接的都是字线wl，两者即位于“同一行”的忆阻器。
49.对于“同一行的忆阻器”，可以配置其中两个忆阻器组成互补阻性开关来执行逻辑
运算，也可于其中一个忆阻器的正负极两端施加电压来执行逻辑运算：例如配置忆阻器m1和m2组成互补阻性开关，字线端wl悬空，并在对应的位线端bl1和bl2施加对应电压来执行逻辑运算，或单独配置忆阻器m1，在对应的位线端bl1与字线端wl施加电压来执行逻辑运算。
50.本方案中，所述时钟信号clk控制连通互补阻性开关或者单个忆阻器来执行逻辑运算：
51.所述时钟信号clk为高电平时表示逻辑1，连通同行的两个忆阻器组成互补阻性开关来执行逻辑运算；时钟信号为低电平时代表逻辑0，连通单个忆阻器的字线端与位线端来执行逻辑运算。
52.本实施例提供的基于忆阻器阵列的逻辑门电路通过电压控制器控制着对应线路的连通，结合输入端的信号在对应线路上实现与逻辑、或逻辑以及全加器。
53.所述忆阻器mb以阻值的形式存储输入量p或输入量q或逻辑运算结果，处于高阻r
off
状态时表示逻辑0，低阻r
on
状态时表示逻辑1；所述第一电压控制器、第二电压控制器以输出端电压大小表示逻辑输入，输出端电压为高电压vh时表示逻辑1，输出端电压为低电压v
l
时表示逻辑0；所述第一电压控制器、第二电压控制器的输出存在三种状态，分别为高电压vh、低电压v
l
和悬空floating；第一电压控制器、第二电压控制器输出端低电压v
l
为0v，高电压vh的范围如下：
54.max{|v
on
|,|v
off
|}＜vh≤min{2|v
on
|,2|v
off
|}
55.在逻辑运算的过程中，存储了输入量p的忆阻器m
p
以及存储了输入量q的忆阻器mq，字线wl端处于悬空状态，解码器控制第一电压控制器在忆阻器对应位线端施加电压信号执行逻辑运算并将结果存储于忆阻器m
p
和mq；
56.根据忆阻器m
p
和忆阻器mq，控制对应下标的位线blb输出高电压vh或低电压v
l
来连通当前阶段的待运算电路。
57.具体的，忆阻器m
p
、忆阻器mq以及忆阻器ma仅指代其在逻辑运算过程时的作用，具体对应的忆阻器mb的表示与字线、位线连接关系的下标没有改变。输入量p或输入量q在逻辑运算前预先存储在忆阻器m
p
、mq中。
58.具体的，对于所述基于忆阻器阵列的逻辑门电路实现逻辑运算的原理，接下来以其中两个忆阻器m1、m2为例进行说明：
59.请参阅图1以及真值表1，当时钟信号clk为高电平，第二电压控制器在字线wl端输出悬空状态，第一电压控制器在位线bl1、bl2的输入端输入电压信号，忆阻器m1、m2形成通路并执行逻辑运算，结果以阻值形式存储于忆阻器m1、m2之中，具体情况如真值表1所示，其中m1、m2、bl1、bl2为逻辑输入，m1’
和m2’
为忆阻器m1和m2执行逻辑操作后的逻辑状态。
60.真值表1
[0061][0062][0063]
请参阅图2以及真值表2，执行与逻辑运算时，时钟信号clk为高电平，忆阻器m1存储操作数a，辅助逻辑运算并存储计算结果的忆阻器m2初始化为高阻，解码器控制第二电压控制器在字线wl端输出悬空状态，第一电压控制器在位线bl1和bl2分别施加代表逻辑0和另一个操作数b的电压，与运算结果以阻值形式存储于忆阻器m2之中，具体情况如真值表2所示，其中，a和b为操作数，m1、m2、bl1、bl2为逻辑输入，m1’
和m2’
为忆阻器m1和m2执行逻辑操作后的逻辑状态。
[0064]
真值表2
[0065]
clkabm1m2bl1bl2m1’
m2’
100000000101000100110100010111100111
[0066]
请参阅图3以及真值表3，执行或逻辑运算时，时钟信号clk为高电平，忆阻器m1和m2分别存储操作数a和b，第二电压控制器在字线wl端输出悬空状态，第一电压控制器在位线bl1和bl2分别施加代表逻辑0和逻辑1的电压，或运算结果以阻值形式存储于忆阻器m2之中，
具体情况如真值表3所示，其中，a和b为操作数，m1、m2、bl1、bl2为逻辑输入，m1’
和m2’
为忆阻器m1和m2执行逻辑操作后的逻辑状态。
[0067]
真值表3
[0068]
clkabm1m2bl1bl2m1’
m2’
100000100101010101110100111111110111
[0069]
请参阅图4以及真值表4，选中单个忆阻器执行逻辑运算时，时钟信号clk为低电平，忆阻器m1存储操作数a，第二电压控制器在字线wl端输出代表操作数b的电压，第一电压控制器在位线bl1施加代表操作数c的电压，运算结果以阻值形式存储于忆阻器m1之中，具体情况如真值表4所示，其中，a、b、c为操作数，m1、bl1、wl为逻辑输入，m1’
为忆阻器m1执行逻辑操作后的逻辑状态。
[0070]
真值表4
[0071]
clkabcm1wlbl1m1’
0000000000010011001001000100100100110110010110110110110001111111
[0072]
对于所述基于忆阻器阵列的逻辑门电路，关于其它忆阻器组合实现与逻辑和或逻辑的过程与上述说明类似，本领域技术人员可以根据上述说明进行拓展变换，同样属于本专利的保护范围，此处不再赘述。第一电压控制器，第二电压控制器改变在位线blb以及字线wl的输入端的信号属于现有技术的内容，此处亦不具体展开说明。
[0073]
至此，通过上述逻辑的不同组合即可在本实施例提供的所述基于忆阻器阵列的逻辑门电路上实现全加器的功能：
[0074]
具体的，一种使用前述基于忆阻器阵列的逻辑门电路实现全加器的方法，请参阅图5，包括以下步骤：
[0075]
s1，将电路中用于运算的操作数a、b和进位c分别写入同行的忆阻器m1、m2、m3，并将电路中用于辅助运算的同行忆阻器m4和m5写为高阻；
[0076]
s2，解码器通过电压控制器连通忆阻器m1与m4，其中，第一电压控制器对忆阻器m1对应的位线端bl1施加代表逻辑的电压，对忆阻器m4对应的位线端bl4施加代表逻辑c的电压；
[0077]
s3，解码器通过电压控制器连通忆阻器m1与m5，其中，第一电压控制器对忆阻器m1对应的位线端bl1施加代表逻辑c的电压，对忆阻器m5对应的位线端bl5施加代表逻辑的电
压；
[0078]
s4，解码器通过电压控制器连通忆阻器m4与m5，其中，第一电压控制器对忆阻器m4对应的位线端bl4施加代表逻辑1的高电压vh，对忆阻器m5对应的位线端bl5施加代表逻辑0的低电压v
l
；
[0079]
s5，解码器通过电压控制器连通忆阻器m2与m4，其中，第一电压控制器对忆阻器m2对应的位线端bl2施加代表逻辑c的电压，对忆阻器m4对应的位线端bl4施加代表逻辑的电压；
[0080]
s6，解码器通过电压控制器连通忆阻器m3与m4，其中，第一电压控制器对忆阻器m3对应的位线端bl3施加代表逻辑a的电压，对忆阻器m4对应的位线端bl4施加代表逻辑的电压，得到全加器求和位s的结果并存储在m4；
[0081]
s7，第一电压控制器对忆阻器m3对应的位线端bl3施加代表逻辑b的电压，第二电压控制器对忆阻器m3对应的字线端wl施加代表逻辑的电压，得到全加器进位c
′
的结果并存储在m3。
[0082]
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

技术特征：

1.一种基于忆阻器阵列的逻辑门电路，其特征在于，包括1条字线wl，b条位线bl
b
{b＝1,2
…
b}，第一电压控制器，第二电压控制器，解码器以及b个忆阻器m
b
；其中，字线wl分别与各位线bl
b
相交；各位线bl
b
分别连接所述第一电压控制器的输出端；字线wl连接所述第二电压控制器的输出端；所述第一电压控制器与第二电压控制器的输入端各连接一个解码器，解码器输入端均连接时钟信号clk；各忆阻器m
b
的正极连接对应下标的位线bl
b
，负极连接字线wl，构成忆阻器阵列。2.根据权利要求1所述的基于忆阻器阵列的逻辑门电路，其特征在于，对于负极连接于同一条字线wl的各忆阻器：所述时钟信号clk为高电平时表示逻辑1，连通其中两个忆阻器组成互补阻性开关，这两个忆阻器的字线端悬空，并在对应的位线端施加电压来执行逻辑运算，或：时钟信号为低电平时代表逻辑0，连通其中的一个忆阻器，在该忆阻器对应的位线端与字线端施加电压来执行逻辑运算。3.根据权利要求1所述的基于忆阻器阵列的逻辑门电路，其特征在于，所述忆阻器m
b
以阻值的形式存储输入量p或输入量q或逻辑运算结果，处于高阻r
off
状态时表示逻辑0，低阻r
on
状态时表示逻辑1；所述第一电压控制器、第二电压控制器输出端电压表示忆阻器的电压输入，输出端电压为高电压v
h
时表示逻辑1，输出端电压为低电压v
l
时表示逻辑0；电压控制器的输出存在三种状态，分别为高电压v
h
、低电压v
l
和悬空floating。4.根据权利要求1所述的基于忆阻器阵列的逻辑门电路，其特征在于，在逻辑运算的过程中：存储了输入量p的忆阻器m
p
以及存储了输入量q的忆阻器m
q
，字线wl端处于悬空状态，解码器控制第一电压控制器在忆阻器对应位线端施加电压信号执行逻辑运算并将结果存储于忆阻器m
p
和m
q
；根据忆阻器m
p
和忆阻器m
q
，控制对应下标的位线bl
b
输出高电压v
h
或低电压v
l
来连通当前阶段的待运算电路。5.一种使用权利要求1至4中任一权利要求所述基于忆阻器阵列的逻辑门电路实现与门的方法，其特征在于，包括以下步骤：将电路中用于辅助运算并存储逻辑运算结果的忆阻器m
a
写为高阻；连通忆阻器m
a
与存储输入量p的忆阻器m
p
，其中，第一电压控制器对忆阻器m
p
对应的位线端bl
p
施加代表逻辑0的低电压v
l
，对忆阻器m
a
对应的位线端bl
a
施加代表逻辑q的电压，pq相与的结果存储在忆阻器m
a
。6.一种使用权利要求1至4中任一权利要求所述基于忆阻器阵列的逻辑门电路实现或门的方法，其特征在于，包括以下步骤：连通存储输入量p的忆阻器m
p
与存储输入量q的忆阻器m
q
，其中，第一电压控制器对忆阻器m
p
对应的位线端bl
p
施加代表逻辑0的低电压v
l
，对忆阻器m
q
对应的位线端bl
q
施加代表逻辑1的高电压v
h
，pq相或的结果存储在忆阻器m
q
。7.一种使用权利要求1至4中任一权利要求所述基于忆阻器阵列的逻辑门电路实现全加器的方法，其特征在于，包括以下步骤：s1，将电路中用于运算的操作数a、b和进位c分别写入同行的忆阻器m1、m2、m3，并将电路
中用于辅助运算的同行忆阻器m4和m5写为高阻；s2，连通忆阻器m1与m4，其中，第一电压控制器对忆阻器m1对应的位线端bl1施加代表逻辑的电压，对忆阻器m4对应的位线端bl4施加代表逻辑c的电压；s3，连通忆阻器m1与m5，其中，第一电压控制器对忆阻器m1对应的位线端bl1施加代表逻辑c的电压，对忆阻器m5对应的位线端bl5施加代表逻辑的电压；s4，连通忆阻器m4与m5，其中，第一电压控制器对忆阻器m4对应的位线端bl4施加代表逻辑1的高电压v
h
，对忆阻器m5对应的位线端bl5施加代表逻辑0的低电压v
l
；s5，连通忆阻器m2与m4，其中，第一电压控制器对忆阻器m2对应的位线端bl2施加代表逻辑c的电压，对忆阻器m4对应的位线端bl4施加代表逻辑的电压；s6，连通忆阻器m3与m4，其中，第一电压控制器对忆阻器m3对应的位线端bl3施加代表逻辑a的电压，对忆阻器m4对应的位线端bl4施加代表逻辑的电压，得到全加器求和位s的结果并存储在m4；s7，第一电压控制器对忆阻器m3对应的位线端bl3施加代表逻辑b的电压，第二电压控制器对忆阻器m3对应的字线端wl施加代表逻辑的电压，得到全加器进位c
′
的结果并存储在m3。

技术总结

本发明公开了一种基于忆阻器阵列的逻辑门电路及全加器实现方法，所述逻辑门电路包括两个连接时钟信号的解码器，两个电压控制器以及由若干忆阻器、字线以及多若干位线构成的忆阻器阵列；本发明能够基于忆阻器阵列实现互补式阻性开关，使用同行的不同忆阻器来组合操作以实现与门、或门、全加器。本发明提供的方案能够减少实现与门、或门、全加器的操作步骤和忆阻器数量开销，降低整体的能耗。降低整体的能耗。降低整体的能耗。