接线端子座
1引言
ADC 作为连接模拟信号和数字信号的桥梁，是
现代信号处理系统不可或缺的核心组成部分。近年来，CMOS 集成电路的快速发展，一方面推动了ADC 在无线通信、多媒体技术、 数字雷达、高速仪器仪表等多个领域的广泛应用，另一方面，也促使
ADC 朝着更高速、精准的方向发展[1]。常见的ADC 结构有很多，其中流水线ADC 能够对速度、精度、功耗等重要性能参数有较好的折衷，引起国内外学者
和商家投入大量心血开展相关技术研究[2-4]。
在流水线ADC 的电路结构中，高性能流水线子级电路是核心单元电路，是实现流水线A/D 转换的关键。通常流水线子级电路包括带余量处理的前级子级电路和最后一级只进行量化的Flash ADC 子级电路。对于带余量处理的前级子级电路，目前国
内外已经有很多的文献进行了报道[5，6]
，但是针对最
后一级Flash ADC 子级电路的报道还鲜有报道。本文设计了一种适用于0.18μm CMOS 工艺、采样速率
达250MHz 的3位Flash ADC 子级电路，并给出了详细的原理分析和仿真结果。2
双向丝杆
电路设计
本设计中的3-bit Flash ADC 电路的整体结构分为3个关键模块：参考电压产生电路、比较器阵列电路和编码器电路，如图1所示。 用于流水线ADC 的3位Flash ADC 电路
何宁业
（黄山学院信息工程学院，安徽黄山245041）
摘要：基于0.18μm CMOS 工艺设计了一个适用于流水线ADC ，采样速率达250MS/s 的3位Flash
ADC 子级电路。该电路包括参考电压产生电路、
比较器阵列电路和编码器电路3个关键模块。利用Hspice 软件对Flash ADC 子级电路进行仿真，仿真
结果证明电路模块工作正常，电子蜂毒采集器
性能指标满足设计要求。关键词：Flash ADC ；流水线ADC ；比较器；编码器中图分类号:TN453
文献标识码:A
文章编号:1672-447X (2019)05-0013-004
收稿日期:2018-04-19基金项目：安徽省教育厅自然科学基金重点项目（KJ2017A396）；黄山市科技计划项目（2017KG-06）；黄山学院校地合作项目（2017XDHZ021）作者简介：何宁业（1989-），安徽黄山人，硕士，黄山学院信息工程学院，助教，研究方向为集成电路与系统设计。
图1
Flash ADC 整体结构框图
参考电压
产生电路比较器阵列电路编码电路
V REF
V ref7
V ref1
C 7
C 1
T 7
T 1
AND
OR
NOT
V in
B 0
B 2B 12019年10月
Oct.2019
电压，分别作为后续比较器阵列电路中7个比较器
输入电压高于某个基准参考电压，则比较器对应的
输出为逻辑“1”，反之，则输出为逻辑“0”。由于所得 逻辑比较结果即温度计码T7~T1不利于后续数字信号处理，故将其接入编码电路，进行转换得到3位
二进制码输出B2B1B0。
2.1参考电压产生电路
参考电压产生电路设计如图2所示，由8个高
精度电阻构成的电阻分压网络产生7个基准参考
电压V ref1-V ref7，作为后续进行比较的基础。
图2参考电压产生电路
本设计中的参考电压产生电路为可编程电路，
可通过改变图2中的8位数模转换器的输入编码
来适当调节7个基准参考电压的输出范围。以第7
个基准参考电压为例，说明如何可编程调节基准参
考电压。由于运算放大器A的负反馈作用，输出电
压V ref7被钳位在V ref，通过设置DAC的8位输入调整码，可以产生一个到地的调整电流I array，调整电流I array流经电阻R1。
设总电阻R如（1）式所示：
R=R8+R7+R6+R5+R4+R3+R2（1）则流经总电阻R的总电流和输出电压分别为：
I total=V REF R+I array（2）V ref7=V REF+I array·R（3）如（3）式所示，调整后的输出基准参考电压相当于在总电阻R上叠加一个电压量，该电压可以通压信号在经过电容去耦滤波后，最终得到经编程调整后的输出基准电压信号。
2.2比较器电路
比较器电路如图3所示。其功能主要是将ADC 输入模拟信号与7个基准参考电压同时进行比较，输出7位温度计码T7T6T5T4T3T2T1。
可将该比较器分为3个部分：预放大电路，放大锁存电路，输出缓冲电路。
蒸压加气块图3比较器电路图
比较器预放大电路，使用差分输入结构，在直流工作的情况下，输入管的输入信号全部相同，差动信号输入输出均为零。当有小信号附加在电路的直流工作点上时，输入信号加载在M4，基准信号即7个参考电压分别加载在M5上，此预防大电路输出信号可表示为：
V out=A v（V in-V ref1）（4）比较器的锁存放大电路在正式进入工作之前，被钳制在一个非正常工作的状态，两个串连的反相器均处于被钳位的状态。当电路开始正常工作之后，如果输入信号稍不平衡，便会对整个锁存器产生一个微扰，这个微扰信号会诱使锁存器进入正常工作的模式，再经过一系
列不断地正反馈放大，最终会使A点所在支路或者B点所在支路处于截止的状态，与此同时输出比较结果。整个过程是一个正反馈的过程，最终使A点电压下降至零而B点电压上升为电源电压。即当M12点电压高于M13点电压时，A输出为高；反之则输出为低，B的输出与A相反。
比较器输出缓冲电路由4个反相器连接而成，其作用在于隔离后续电路对比较器电路的影响。2.3编码电
路
通过编码电路将比较器的比较结果即7位温
编码电路真值表如表1所示，即前一级比较器电路输出7位温度计码转3位二进制编码表。其中，T 7为比较器输出温度计码最高位，T 1为温度计
码最低位，B 2为转换后二进制码的最高位，B 0为二
进制码的最低位。
表1
编码电路真值表
可以根据真值表推出编码器的输出表达式为：B 2=T 7T 6T 4T 3T 2T 1+T 6T 5T 4T 3T 2T 1
=T 7T 6T 4+T 6
=T 7T 4+T 6（5）
B 1=T 7T 6T 5T 4T 2T 1+T 6T 5T 4T 3T 2T 1
=T 7T 6T 5T 4T 2+T 6=T 7T 5T 4T 2+T 6
（6）
B 0=T 7T 6T 5T 4T 3T 2T 1+T 7T 6T 5T 4T 3T 2T 1
+T 7T 6T 5T 4T 3T 2T 1+T 7T 6T 5T 4T 3T 2T 1
=T 7+T 7T 6T 5+T 3T 2T 1+T 7T 6T 5T 4T 3
（7）
利用卡诺图法和公式法将由真值表推出的输
式（5）、（6）、（7），并据此画出编码逻辑电路，如图4所示。通过与或非门电路的逻辑组合，完成了7位温度计码向3位二进制码的转换。3
仿真结果与分析
本文设计的Flash ADC 子级电路采用1P6M
0.18滋m CMOS 工艺，利用软件Hspice 仿真实现。其中电源电压为1.8V ，时钟采样率为250MS/s ，仿真结果如下图5所示。
图5
Flash ADC 电路仿真图
图中所显示的波形为输入信号的峰值为
976.1mV 时3位Flash ADC 的输出波形。图中B2、B1、B0依次为输出的二进制码（从高位至低位），T7、T6、T5、T4、T3、T2、T1依次为中间的温度计码
（从高位到低位），最后的正弦波形为差动输入波形。输入的差动信号为一个正弦波形，在图中实线所标记的时刻，比较器阵列电路得到的温度计码为1111100，转换为二进制码应该为101。从图中可已
看出温度计码和二进制码完全符合编码电路的编码逻辑，并且输出信号正确的反映出了输入波形，
输入
输出T 7T 6T 5T 4T 3T 2T 1B 1B 2B 300000000000000001001000001101000001110110001111100001111
110101*********
1
1
1
1
1
1
11
1
输入正弦波形
图4
编码逻辑电路图
A 3-bit Flash ADC Circuit for Pipelined ADC
He Ningye
（School of Information Technology,Huangshan University,Huangshan 245041,China ）
Abstract:Based on 0.18CMOS technology,a 3-bit Flash ADC circuit with a sampling rate of 250MS/
s is designed for pipelined ADC.The circuit includes three key modules:the reference voltage generation circuit,the comparator array circuit,and the encoder circuit.The Flash ADC circuit is simulated by
Hspice software.The simulation results show that the circuit module works well and the performance index meets the design requirements.
Key words:Flash ADC;pipelined ADC;comparator;encoder
4
结
语
本文设计的3位flash ADC 子级电路主要针对流水线ADC 最后一级，该级对转换精度要求相对没那么
高，但速度很快，只需一个时钟周期就能完成转换。该flash ADC 子级电路包括参考电压产生电路、比较器电路和编码电路3个关键模块。由软件仿真结果可知，电路模块工作正常，顺利实现将输入模拟信号在一个时钟周期内转换为3位数字信号输出的功能，性能指标满足设计要求。
参考文献：
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[6]朱忠英.5bit10GSPS 全并行ADC 关键电路模块的研究与设计[D].杭州：杭州电子科技大学，2013：33-55.
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