存储器的制作方法

1.本发明涉及一种存储器。

背景技术：

2.关于存储器，按读写功能可以划分为只读存储器(rom)和随机读写存储器(ram)。只读存储器中存储的内容是固定不变的，是只能读出而不能写入的半导体存储器；而随机读写存储器是既能读出又能写入的存储器。此外，随机读写存储器又可分为sram(静态)和dram(动态)。其中sram又包括sdr sram、ddr sram、qdr sram、zbt sram等；dram又包括sdram、ddr dram、rdram。
3.dram是一种时钟同步式存储器，其以处理器发出的时钟信号为基准进行动作。用于定义动作的命令信号和用于指定存储器单元的地址信号并行发送，并与时钟的上升沿同步。ddr数据传输中，dq strobe(dqs)信号成为基准以代替时钟，并通过dq总线进行数据传输。命令信号和地址信号仅同步到时钟的上升沿，而数据信号同步到dqs的上升沿和下降沿。时钟、命令信号、地址信号从处理器单向输入dram，而dqs和dq是双向的，在写入时输入到dram，在读取时从dram输出。

技术实现要素：

4.一般而言，控制器和存储器(图1中为dram)需要通过互连部进行连接。如图1所示，控制器发出的脉冲信号为矩形脉冲，由于通过了中间的互连部，使得dram接收端的脉冲响应变为了图1的下方所示的波形，即在主标t0的右侧会出现如t1、t2、t3、t4那样的后标(图1对应于4抽头的dfe，如果dfe为1抽头，则后标只有一个t1)，该后标(post-cursor)会对后续的脉冲信号产生不良影响，可能会引起误判。本发明中，dfe为判决反馈均衡器(decision feedback equalizer)的缩写。
5.本发明是为了解决上述问题而完成的，其目的在于，提供一种存储器，在校准启动时，向比较器发送预定模式的数据输入信号，对于第一dfe部、第二dfe部、第三dfe部、第四dfe部中的任一个，多次施加不同的dfe偏置电流，并求出每次施加时所对应的数据眼窗口的宽度，并且对各个数据眼窗口的宽度进行比较以得到宽度最大的数据眼窗口，将该宽度最大的数据眼窗口所对应的dfe偏置电流设为最佳dfe偏置电流，从而可通过自动校准来设置施加到dfe部的最佳dfe偏置电流，能够最大限度地抑制后标对后续的脉冲信号产生的不良影响，降低发生误判的可能性。
6.本发明的第一方面所涉及的存储器中，包括输入接收单元、存储单元、校准单元，所述输入接收单元包括比较器、第一dfe部、第二dfe部、第三dfe部、第四dfe部、第一放大器、第二放大器、第三放大器、第四放大器，所述比较器对所输入的数据输入信号和参考电压信号进行比较并将数据输出信号输出到所述第一dfe部、所述第二dfe部、所述第三dfe部、所述第四dfe部，并且所述输入接收单元将数据时钟信号分为第一数据时钟分信号、第二数据时钟分信号、第三数据时钟分信号、第四数据时钟分信号，所述第一dfe部根据所述
数据输出信号和从所述第四放大器输出的第四数据输出分信号对所述数据输出信号进行校正，并将第一校正后数据输出信号输出到所述第一放大器，所述第一放大器根据第一数据时钟分信号对所述第一校正后数据输出信号进行放大并将第一数据输出分信号输出到所述第二dfe部和所述存储单元，所述第二dfe部根据所述数据输出信号和从所述第一放大器输出的所述第一数据输出分信号对所述数据输出信号进行校正，并将第二校正后数据输出信号输出到所述第二放大器，所述第二放大器根据第二数据时钟分信号对所述第二校正后数据输出信号进行放大并将第二数据输出分信号输出到所述第三dfe部和所述存储单元，所述第三dfe部根据所述数据输出信号和从所述第二放大器输出的所述第二数据输出分信号对所述数据输出信号进行校正，并将第三校正后数据输出信号输出到所述第三放大器，所述第三放大器根据第三数据时钟分信号对所述第三校正后数据输出信号进行放大并将第三数据输出分信号输出到所述第四dfe部和所述存储单元，所述第四dfe部根据所述数据输出信号和从所述第三放大器输出的所述第三数据输出分信号对所述数据输出信号进行校正，并将第四校正后数据输出信号输出到所述第四放大器，所述第四放大器根据第四数据时钟分信号对所述第四校正后数据输出信号进行放大并将所述第四数据输出分信号输出到所述第一dfe部和所述存储单元，所述校准单元在校准启动时，向所述比较器发送预定模式的数据输入信号，对于所述第一dfe部、所述第二dfe部、所述第三dfe部、所述第四dfe部中的任一个，多次施加不同的dfe偏置电流，并求出每次施加时所对应的数据眼窗口的宽度，并且对各个数据眼窗口的宽度进行比较以得到宽度最大的数据眼窗口，将该宽度最大的数据眼窗口所对应的dfe偏置电流设为最佳dfe偏置电流。
7.优选为，本发明的第二方面在本发明的第一方面所涉及的存储器中，所述第一数据输出分信号、所述第二数据输出分信号、所述第三数据输出分信号、所述第四数据输出分信号各自的相位分别为0
°
、90
°
、180
°
、270
°
。
8.优选为，本发明的第三方面在本发明的第一方面所涉及的存储器中，对于所述第一dfe部，施加4次不同的dfe偏置电流。
9.优选为，本发明的第四方面在本发明的第三方面所涉及的存储器中，通过计数器的动作，自动地逐步增加所施加的dfe偏置电流的大小。
10.优选为，本发明的第五方面在本发明的第一方面所涉及的存储器中，
11.在校准启动时，重复多次向所述比较器发送预定模式的数据输入信号，每次重复都增加所述数据时钟信号的延迟，并且根据每次重复时延迟后的数据时钟信号，求出每次重复时的最佳dfe偏置电流。
12.优选为，本发明的第六方面在本发明的第一方面所涉及的存储器中，所述第一dfe部、所述第二dfe部、所述第三dfe部、所述第四dfe部都为1抽头的dfe。
13.发明效果
14.根据本发明的存储器，在校准启动时，向比较器发送预定模式的数据输入信号，对于第一dfe部、第二dfe部、第三dfe部、第四dfe部中的任一个，多次施加不同的dfe偏置电流，并求出每次施加时所对应的数据眼窗口的宽度，并且对各个数据眼窗口的宽度进行比较以得到宽度最大的数据眼窗口，将该宽度最大的数据眼窗口所对应的dfe偏置电流设为最佳dfe偏置电流，从而可通过自动校准来设置施加到dfe部的最佳dfe偏置电流，能够最大限度地抑制后标对后续的脉冲信号产生的不良影响，降低发生误判的可能性。
附图说明
15.图1是示出由于在控制器和dram之间存在互连部从而使得dram接收端的脉冲响应产生后标的情况的示意图。
16.图2a是示出本发明实施方式所涉及的存储器中的输入接收单元的电路示意图；图2b是示出本发明实施方式所涉及的存储器中的输入接收单元中的比较器101和dfe部201的具体结构的一个示例的电路示意图。
17.图3是示出本发明实施方式所涉及的存储器中通过对dfe部施加偏置电流从而使得数据眼宽度增大的一个示例的示意图。
18.图4是示出本发明实施方式所涉及的存储器中用于求出数据眼宽度的一个示例的电路示意图和信号时序图，其中连续信号1出现4次即1111表示指定偏置的数据眼窗口检查完成，将数据移位到寄存器，对计数器进行复位以进行下一次偏置。
19.图5示出本发明实施方式所涉及的存储器中执行校准时的各个信号脉冲的时序图的一个示例。
20.图6是示出本发明实施方式所涉及的存储器中在脉冲波形中出现异常波形时重置计数器的情况的示意图。
21.图7是示出本发明实施方式所涉及的存储器中用于在脉冲波形中出现异常波形时重置计数器的信号时序图和电路示意图。
22.图8是示出本发明实施方式所涉及的存储器中在校准时通过计数器和解码器来生成bias0_cal/bias1_cal/bias2_cal/bias3_cal的示意图。
23.图9是示出本发明实施方式所涉及的存储器中在校准时根据由bias0_cnt《n:0》/bias1_cnt《n:0》/bias2_cnt《n:0》/bias3_cnt《n:0》得到的数据眼窗口的比较结果来生成bias0_wr/bias1_wr/bias2_wr/bias3_wr的示意图。
24.图10是示出本发明实施方式所涉及的具有校准功能的存储器的基本结构的示意图。
25.标号说明
26.101 比较器
27.201 第一dfe部
28.202 第二dfe部
29.203 第三dfe部
30.204 第四dfe部
31.301 第一放大器
32.302 第二放大器
33.303 第三放大器
34.304 第四放大器
35.1011 第一晶体管
36.1012 第二晶体管
37.2011 第三晶体管
38.2012 第四晶体管
39.10 输入接收单元
40.11 校准单元
41.12 存储单元
具体实施方式
42.在下面参照附图更全面地描述本发明，在其中示出本发明的实施例。然而，本发明可以以不同的方式实施，而不应限制于在此阐述的实施例。在附图中可以为了清楚起见放大层和区域的尺寸和相对尺寸。
43.为了描述的方便，可在此使用空间相对术语，例如“之下”、“下方”、“下”、“上方”、“上”等，来描述如图所示的一个元件或特性相对于另一元件或特性的关系。应理解，空间相对术语旨在包括除了在图中所示的指向之外的使用或操作的器件不同指向。例如，如果将图中的器件翻转，描述为在其它元件或特性“之下”或“下”的元件将被定向为在其它元件或特性“之上”。
44.除非另外限定，在此使用的术语具有与本发明所属领域的普通技术人员所通常理解相同的含义。术语应理解为具有与相关技术的上下文中的含义一致的含义，并不应以理想化或过度形式化来理解，除非在此明显地这样限定。
45.图10是示出本发明实施方式所涉及的具有校准功能的存储器的基本结构的示意图。
46.本发明的存储器包括输入接收单元10、存储单元12和校准单元11。下面，对本发明的存储器为dram的示例进行说明，但其种类并无特别限定，只要具备本技术中所描述的校准功能即可。
47.图2a是示出本发明实施方式所涉及的存储器中的输入接收单元的电路示意图；图2b是示出本发明实施方式所涉及的存储器中的输入接收单元中的比较器101和dfe部201的具体结构的一个示例的电路示意图。
48.输入接收单元包括比较器101、第一dfe部201、第二dfe部202、第三dfe部203、第四dfe部204、第一放大器301、第二放大器302、第三放大器303、第四放大器304，比较器101对所输入的数据输入信号dq_in和参考电压信号vrefdq进行比较并将数据输出信号输出到第一dfe部201、第二dfe部202、第三dfe部203、第四dfe部203，并且输入接收单元将数据时钟信号dqs分为第一数据时钟分信号dqs_0、第二数据时钟分信号dqs_90、第三数据时钟分信号dqs_180、第四数据时钟分信号dqs_270。
49.第一dfe部201根据数据输出信号和从第四放大器304输出的第四数据输出分信号dq_270对数据输出信号进行校正，并将第一校正后数据输出信号输出到第一放大器301，第一放大器301根据第一数据时钟分信号dqs_0对第一校正后数据输出信号进行放大并将第一数据输出分信号dq_0输出到第二dfe部202和存储单元。
50.第二dfe部202根据数据输出信号和从第一放大器301输出的第一数据输出分信号dq_0对数据输出信号进行校正，并将第二校正后数据输出信号输出到第二放大器302，第二放大器302根据第二数据时钟分信号dqs_90对第二校正后数据输出信号进行放大并将第二数据输出分信号dq_90输出到第三dfe部203和存储单元。
51.第三dfe部203根据数据输出信号和从第二放大器302输出的第二数据输出分信号dq_90对数据输出信号进行校正，并将第三校正后数据输出信号输出到第三放大器303，第
三放大器303根据第三数据时钟分信号dqs_180对第三校正后数据输出信号进行放大并将第三数据输出分信号dq_180输出到第四dfe部204和存储单元。
52.第四dfe部204根据数据输出信号和从第三放大器303输出的第三数据输出分信号dq_180对数据输出信号进行校正，并将第四校正后数据输出信号输出到第四放大器304，第四放大器304根据第四数据时钟分信号dqs_270对第四校正后数据输出信号进行放大并将第四数据输出分信号dq_270输出到第一dfe部201和存储单元。
53.图2a的示例中，第一数据输出分信号dq_0、第二数据输出分信号dq_90、第三数据输出分信号dq_180、第四数据输出分信号dq_270各自的相位分别为0
°
、90
°
、180
°
、270
°
。
54.作为比较器的一个示例，比较器101的具体结构如图2b所示，包括第一晶体管1011、第二晶体管1012、第一电阻1013、第二电阻1014。
55.作为dfe部的一个示例，第一dfe部201的具体结构如图2b所示，包括第三晶体管2011、第四晶体管2012、偏置电流施加端子，向第三晶体管2011的源极输入来自比较器101的输出信号dqon，向第四晶体管2012的源极输入来自比较器101的输出信号dqop，向第三晶体管2011的栅极输入来自第四放大器304的第四数据输出分信号dq_270中的dq_n，向第四晶体管2012的栅极输入来自第四放大器304的第四数据输出分信号dq_270中的dq_p，第三晶体管2011的漏极和第四晶体管2012的漏极与偏置电流施加端子相连接。此外，第二dfe部202、第三dfe部203、第四dfe部204的具体结构与第一dfe部201相类似。
56.校准单元在校准启动时，向比较器101发送预定模式的数据输入信号dq_in，对于第一dfe部201、第二dfe部202、第三dfe部203、第四dfe部204中的任一个(图2b中为第一dfe部201)，多次施加不同的dfe偏置电流(bias《3:0》)，并求出每次施加时所对应的数据眼窗口的宽度，并且对各个数据眼窗口的宽度进行比较以得到宽度最大的数据眼窗口，将该宽度最大的数据眼窗口所对应的dfe偏置电流设为最佳dfe偏置电流。
57.以下的表1中，示出在校准时通过计数器来自动生成的dfe偏置校准代码以及该dfe偏置校准代码所对应的偏置电流大小的一个示例。
58.《表1》
[0059][0060]
在表1的示例中，当计数器的值cnt《1:0》为00时，dfe偏置校准代码bias0_cal＝1，bias1_cal＝0，bias2_cal＝0，bias3_cal＝0，此时偏置设置bias《3:0》为0001，施加的偏置电流大小为1倍偏置电流即偏置电流
×
1。当计数器的值cnt《1:0》为01时，dfe偏置校准代码bias0_cal＝0，bias1_cal＝1，bias2_cal＝0，bias3_cal＝0，此时偏置设置bias《3:0》为0011，施加的偏置电流大小为2倍偏置电流即偏置电流
×
2。当计数器的值cnt《1:0》为10时，dfe偏置校准代码bias0_cal＝0，bias1_cal＝0，bias2_cal＝1，bias3_cal＝0，此时偏置设置bias《3:0》为0111，施加的偏置电流大小为3倍偏置电流即偏置电流
×
3。当计数器的值cnt《1:0》为11时，dfe偏置校准代码bias0_cal＝0，bias1_cal＝0，bias2_cal＝0，bias3_cal＝1，此时偏置设置bias《3:0》为1111，施加的偏置电流大小为4倍偏置电流即偏置电流
×
4。
[0061]
此外，以下的表2中，示出在写入动作时向dfe部的偏置电流施加端子施加的与通过校准得到的最佳偏置电流所对应的dfe偏置代码的一个示例。
[0062]
《表2》
[0063][0064]
在表1的示例中，当通过校准得到的最佳偏置电流为1倍偏置电流即偏置电流
×
1时，其所对应的dfe偏置代码bias0_wr＝1，bias1_wr＝0，bias2_wr＝0，bias3_wr＝0，此时偏置设置bias《3:0》为0001。当通过校准得到的最佳偏置电流为2倍偏置电流即偏置电流
×
2时，其所对应的dfe偏置代码bias0_wr＝0，bias1_wr＝1，bias2_wr＝0，bias3_wr＝0，此时偏置设置bias《3:0》为0011。当通过校准得到的最佳偏置电流为3倍偏置电流即偏置电流
×
3时，其所对应的dfe偏置代码bias0_wr＝0，bias1_wr＝0，bias2_wr＝1，bias3_wr＝0，此时偏置设置bias《3:0》为0111。当通过校准得到的最佳偏置电流为4倍偏置电流即偏置电流
×
4时，其所对应的dfe偏置代码bias0_wr＝0，bias1_wr＝0，bias2_wr＝0，bias3_wr＝1，此时偏置设置bias《3:0》为1111。
[0065]
此外，图2b、表1、表2中示出了对于第一dfe部201，施加4次不同的dfe偏置电流即偏置电流
×
1、偏置电流
×
2、偏置电流
×
3、偏置电流
×
4的示例，但本发明并不局限于此。例如，也可对于其它的dfe部施加dfe偏置电流，并且施加dfe偏置电流的次数也并不局限于4次。
[0066]
图3是示出本发明实施方式所涉及的存储器中通过对dfe部施加偏置电流从而使得数据眼宽度增大的一个示例的示意图。
[0067]
如图3所示，虚线表示假设不存在上述脉冲响应的噪声时的理想化的脉冲波形。虚线右侧的第二条实线是由于控制器和存储器之间的互连部而导致在存储器接收端侧产生的脉冲响应的噪声波形，通过向dfe部施加偏置电流，从而可使得该第二条实线向左移动而变为虚线右侧的第一条实线，即可增大数据眼的宽度。此时，如果偏置电流过小，则无法尽量地靠近虚线，而如果偏置电流过大，则有可能越过虚线，因此需要到最佳的偏置电流的大小，以使得上述脉冲响应的噪声波形尽量与虚线相一致。
[0068]
图4是示出本发明实施方式所涉及的存储器中用于求出数据眼宽度的一个示例的电路示意图和信号时序图。图5示出本发明实施方式所涉及的存储器中执行校准时的各个信号脉冲的时序图的一个示例。
[0069]
首先，控制器向存储器发送连续的dq数据“1111”来初始化校准。然后，控制器向存储器发送dq数据“0101”，通过计数器的动作，向第一dfe部201施加4次不同的dfe偏置电流即偏置电流
×
1、偏置电流
×
2、偏置电流
×
3、偏置电流
×
4，并求出每次施加时所对应的数据眼窗口的宽度以作为bias0_cnt《n:0》、bias1_cnt《n:0》、bias2_cnt《n:0》、bias3_cnt《n:0》。
[0070]
然后，在图5的示例中，控制器再次向存储器发送dq数据“0101”，并增加dqs的延迟1t后重复上述动作(10t为一个dq信号的长度)。控制器向存储器发送dq数据“0101”的重复
次数取决于校准的分辨率，例如在图5的示例中，重复次数为10次。此外，本发明的重复次数并不局限于此。
[0071]
此外，图4中，连续信号1出现4次即1111表示指定偏置的数据眼窗口检查完成，将数据移位到寄存器，对计数器进行复位以进行下一次偏置。
[0072]
图6是示出本发明实施方式所涉及的存储器中在脉冲波形中出现异常波形时重置计数器的情况的示意图。
[0073]
由于控制器和存储器之间的互连部而导致在存储器接收端侧产生的脉冲响应的噪声波形有时会如图6的实线所示，会在本应为高电平(即高于图6中的横线即参考电压vrefdq)的时间段产生一小段高电平和一小段低电平，即，会对于本应为“1”的信号，误判为“101”，从而多计数了一次“1”的信号。由于数据眼窗口由高于vrefdq的连续数据定义，因此图6中的一小段高电平和一小段低电平是不期望的数据。因而，在存储器接收端侧产生的脉冲响应的噪声波形中出现图6所示的一小段低电平时，就对计数器进行重置。该计数器的重置可通过图7所示的信号时序图和电路示意图来实现。
[0074]
图7是示出本发明实施方式所涉及的存储器中用于在脉冲波形中出现异常波形时重置计数器的信号时序图和电路示意图。
[0075]
图7的示例中，在存储器接收端侧的dq_270的信号中检测到一小段低电平时，det_l成为下降沿，此时计数器重置信号cnt_r变为高电平，对计数器进行重置，以使得停止对数据眼窗口的宽度进行测量。
[0076]
图8是示出本发明实施方式所涉及的存储器中在校准时通过计数器和解码器来生成bias0_cal/bias1_cal/bias2_cal/bias3_cal的示意图。
[0077]
如图8所示，在校准时，通过计数器的动作产生cnt《1:0》即“00”、“01”、“10”、“11”，然后通过解码器，来生成表1所示的与cnt《1:0》对应的bias0_cal/bias1_cal/bias2_cal/bias3_cal，从而得到校准时使用的表1所示的dfe偏置设置bias《3:0》。
[0078]
图9是示出本发明实施方式所涉及的存储器中在校准时根据由bias0_cnt《n:0》/bias1_cnt《n:0》/bias2_cnt《n:0》/bias3_cnt《n:0》得到的数据眼窗口的比较结果来生成bias0_wr/bias1_wr/bias2_wr/bias3_wr的示意图。
[0079]
图9中，bias0_cnt《n:0》、bias1_cnt《n:0》、bias2_cnt《n:0》、bias3_cnt《n:0》分别代表施加了各个dfe偏置电流时所对应的各个数据眼窗口的宽度，通过对上述各个数据眼窗口的宽度进行比较，从而可得到宽度最大的数据眼窗口，将该宽度最大的数据眼窗口所对应的dfe偏置电流设为最佳dfe偏置电流，从而可得到在写入动作时向dfe部的偏置电流施加端子施加的与最佳dfe偏置电流所对应的dfe偏置代码bias0_wr、bias1_wr、bias2_wr、bias3_wr。
[0080]
根据本发明实施方式所涉及的存储器，在校准启动时，向比较器发送预定模式的数据输入信号，对于第一dfe部、第二dfe部、第三dfe部、第四dfe部中的任一个，多次施加不同的dfe偏置电流，并求出每次施加时所对应的数据眼窗口的宽度，并且对各个数据眼窗口的宽度进行比较以得到宽度最大的数据眼窗口，将该宽度最大的数据眼窗口所对应的dfe偏置电流设为最佳dfe偏置电流，从而可通过自动校准来设置施加到dfe部的最佳dfe偏置电流，能够最大限度地抑制后标对后续的脉冲信号产生的不良影响，降低发生误判的可能性。
[0081]
本发明进行了详细的说明，但上述实施方式仅是所有实施方式中的示例，本发明并不局限于此。本发明可以在该发明的范围内对各实施方式进行自由组合，或对各实施方式的任意构成要素进行变形，或省略各实施方式的任意的构成要素。
[0082]
工业上的实用性
[0083]
本发明的具有校准功能的存储器可应用于包括sdr sram、ddr sram、qdr sram、zbt sram的sram；包括sdram、ddr dram、rdram的dram；rom等各种类型的存储器。

技术特征：

1.一种存储器，包括输入接收单元、存储单元、校准单元，所述输入接收单元包括比较器、第一dfe部、第二dfe部、第三dfe部、第四dfe部、第一放大器、第二放大器、第三放大器、第四放大器，所述比较器对所输入的数据输入信号和参考电压信号进行比较并将数据输出信号输出到所述第一dfe部、所述第二dfe部、所述第三dfe部、所述第四dfe部，并且所述输入接收单元将数据时钟信号分为第一数据时钟分信号、第二数据时钟分信号、第三数据时钟分信号、第四数据时钟分信号，所述第一dfe部根据所述数据输出信号和从所述第四放大器输出的第四数据输出分信号对所述数据输出信号进行校正，并将第一校正后数据输出信号输出到所述第一放大器，所述第一放大器根据第一数据时钟分信号对所述第一校正后数据输出信号进行放大并将第一数据输出分信号输出到所述第二dfe部和所述存储单元，所述第二dfe部根据所述数据输出信号和从所述第一放大器输出的所述第一数据输出分信号对所述数据输出信号进行校正，并将第二校正后数据输出信号输出到所述第二放大器，所述第二放大器根据第二数据时钟分信号对所述第二校正后数据输出信号进行放大并将第二数据输出分信号输出到所述第三dfe部和所述存储单元，所述第三dfe部根据所述数据输出信号和从所述第二放大器输出的所述第二数据输出分信号对所述数据输出信号进行校正，并将第三校正后数据输出信号输出到所述第三放大器，所述第三放大器根据第三数据时钟分信号对所述第三校正后数据输出信号进行放大并将第三数据输出分信号输出到所述第四dfe部和所述存储单元，所述第四dfe部根据所述数据输出信号和从所述第三放大器输出的所述第三数据输出分信号对所述数据输出信号进行校正，并将第四校正后数据输出信号输出到所述第四放大器，所述第四放大器根据第四数据时钟分信号对所述第四校正后数据输出信号进行放大并将所述第四数据输出分信号输出到所述第一dfe部和所述存储单元，所述校准单元在校准启动时，向所述比较器发送预定模式的数据输入信号，对于所述第一dfe部、所述第二dfe部、所述第三dfe部、所述第四dfe部中的任一个，多次施加不同的dfe偏置电流，并求出每次施加时所对应的数据眼窗口的宽度，并且对各个数据眼窗口的宽度进行比较以得到宽度最大的数据眼窗口，将该宽度最大的数据眼窗口所对应的dfe偏置电流设为最佳dfe偏置电流。2.如权利要求1所述的存储器，其特征在于，所述第一数据输出分信号、所述第二数据输出分信号、所述第三数据输出分信号、所述第四数据输出分信号各自的相位分别为0
°
、90
°
、180
°
、270
°
。3.如权利要求1所述的存储器，其特征在于，对于所述第一dfe部，施加4次不同的dfe偏置电流。4.如权利要求3所述的存储器，其特征在于，通过计数器的动作，自动地逐步增加所施加的dfe偏置电流的大小。5.如权利要求1所述的存储器，其特征在于，在校准启动时，重复多次向所述比较器发送预定模式的数据输入信号，每次重复都增加所述数据时钟信号的延迟，并且根据每次重复时延迟后的数据时钟信号，求出每次重复时的最佳dfe偏置电流。6.如权利要求1所述的存储器，其特征在于，
所述第一dfe部、所述第二dfe部、所述第三dfe部、所述第四dfe部都为1抽头的dfe。

技术总结

本发明提供一种存储器，在校准启动时，向比较器发送预定模式的数据输入信号，对于第一DFE部、第二DFE部、第三DFE部、第四DFE部中的任一个，多次施加不同的DFE偏置电流，并求出每次施加时所对应的数据眼窗口的宽度，并且对各个数据眼窗口的宽度进行比较以得到宽度最大的数据眼窗口，将该宽度最大的数据眼窗口所对应的DFE偏置电流设为最佳DFE偏置电流，从而可通过自动校准来设置施加到DFE部的最佳DFE偏置电流，能够最大限度地抑制后标对后续的脉冲信号产生的不良影响，降低发生误判的可能性。降低发生误判的可能性。降低发生误判的可能性。