及其FPGA 实现
罗 奎1，黄葆华2
(1.解放军理工大学通信工程学院4队，江苏南京210007; 2.解放军理工大学通信工程学院无线通信系)
摘 要：软件无线电是一种以现代通信理论为基础，以微电子技术为支撑的新的无线电通信体系结构。多
速率数字信号处理是软件无线电理论中非常重要而又经常遇到的问题。文章从一个实际的应用系统出发，利用多速率数字信号处理理论构建了一个具体的内插器应用的模块,M atL ab 仿真及F PG A 编程实现表明此内插器模块设计正确，所需硬件资源符合软件无线电实验系统的要求。该模块的设计方法及功能具有一定的实用性。 陶瓷板波纹规整填料关键词：内插器；软件无线电；多速率数字信号处理；半带滤波器
中图分类号:T N 911.72文献标识码:B 文章编号:CN 32-1289(2007)04-0073-04
微波合成萃取仪Design Simulation and FPGA Implementation of Interpolator
in Software Radio Experimen tal System
LUO K ui 1,H UA N G B ao -hua 2
(1.T eam 4ICE ,P LA U ST ,N anjing 210007,China ;
2.Depar tment of R adio Com municat ion ICE ,P L A U ST )
Abstract :So ftw are radio is a new co mmunicatio n ar chitecture based o n modern
co mmunication principles and digital sig nal processing is very important and appears frequently in so ftw are radio .Fro m a practical application sy stem ,an interpolator mo dule w as constructed by the principles o f m ultirate digital sig nal pro cessing.M atlab simulatio n and im plementation w ith VHDL sho w that the desig n is corr ect,and the dem and fo r hardw are resources meets the requir em ents of the so ftw are radio experimental sy stem .The design method and the function of this interpolator module can be used in practice.
Key words :interpolator;so ftw are radio ;m ultirate dig ital signal processing ;halfband filter
1 多速率数字信号处理在软件无线电中的作用
[1]软件无线电终端必须能够处理许多种类的通信标准。这些标准通常基于不同的主时钟速率，因此采用不同的码片/比特速率。解决在一个终端中码片速率多样性的最直接的方法是给每个运行的标准提供专门的主时钟。但这种方法不仅限制了已实现终端的应用性，而且成本太高。因此，明智的做法是，使终端工作在一个固定的时钟速率上，用软件来控制数字采样速率的转换。由于不同的计算标准基于不同的主时钟速率，因此提供这些不同时钟速率是必要的。然而，由于对时钟质量的要求非常高，因而合理的设想是：在实际软 第28卷第4期
2007年12月军 事 通 信 技 术Jour nal of M ilitar y Co mmunicat ions T echnolog y V o l.28No.4Dec.2007 收稿日期:2007-06-19；修回日期:2007-10-16
作者简介：罗 奎(1984-)，男，本科生.
件无线电应用中只提供一个固定的主时钟。实现这个设想的方法是用数字采样率转换(SRC)来提供不同的时钟速率。SRC 的任务是将数字信号的抽样速率转换为另外一个抽样速率，而且大量信息必须保存，这些信息通常是在有限频带内。SRC 是多速率数字信号处理的基础，而内插和抽取是实现SRC 最重要也是最基本的理论和方法。
2 内插器设计的原理与方法
氨气压缩机2.1 基于内插的软件无线电发射机的数学模型
基于内插的调制模型如图1所示[2]
。该调制模型是软件无线电发射机的基本数学模型，这种软件无线电图1 基于内插的调制模型发射机由于受器件处理速度的限制，其工作频率是做不高的。要使
这种中低速采样率的发射机产生更高频率的信号，可采用内插技
术进行数字上变频。
图1所产生的已调信号S (n )的数字谱如图2(a)所示,
型可以产生载频f 0<f s /2的任一已调信号S (n )，但无法产生f 0>f s /2的信枳橙
号。现在对S (n )进行I 倍内插，即在S (n )的两个相邻采样点之间插入(I -1)
个零点，得到内插信号S i (n )，其对应的数字谱如图2(b)所示。
由图2可见，内插后的数字谱不仅包含了原信号的基带谱,
同时还有处
(b )内插后信号的频谱图2 内插过程的频谱于[(m -1)f s /2,m f s /2],(m =1,2,3,…,I )各频带内的各次“镜频”分量。这
些“镜频”分量的频谱与基带信号的谱结构是完全一样的，只是中心频率不同
而已。这样，只要用一个带通滤波器滤出第m 次镜频，就相应得到了载频为m
倍于基带载频(m =1)的高频信号，这也就相当于把图1所示的发射机最高
工作频率扩大了I 倍。整个过程如图3所示，图中第2个内插器只插入零点,
不含滤波，这是因为第2次内插后的数据率非常高，数字滤波器实现起来会
图3 基于内插的软件无线电发射机数学模型有相当大的难度，所以在实际实现
时可用模拟电调滤波器取出所需的
镜频分量。图3是本文介绍的内插
器所采用的方案。
2.2 本实验系统中内插器的设计
内插器是本实验系统中的一个子模块，其任务是将DSP 输出的低采样率数字信号的频谱搬移到中频10.7M Hz，并根据D/A 的要求，选取适当的输出采样率。本实验系统的具体技术指标为: DSP 输出数字信号的带宽为100kHz ; 内插后的样值序列中要有中心频率在10.7MHz 的频谱; 周期重复频谱之间的
间隔应大于1M Hz ;!硬件平台的主时钟频率为48MHz ;∀FPGA 包含18个18位×18位的硬件乘法器。
由于D/A 的转换速率为48M Hz，这就要求输出给D/A 的信号采样率为48M Hz 的整数倍因子。而且，经过搬移后的数字信号频谱间隔要求不得低于1M Hz ，以便后续的模拟中频滤波器能够滤出所需信号。这就对载波频率和采样率的选取提出了较高的要求。综合各种因素，本实验系统选取的载波频率为1.3M Hz，采样率为4MH z 。先将前端DSP 输出的低采样率信号(采样率为500kHz)进行8倍内插至4M Hz，然后与中心频率为1.3M Hz 的载波相乘，得到4M Hz 采样速率的调制信号，最后，在相邻的两个采样点之间插入11个零点，输出信号重复频谱之间的最小间隔为1.2M Hz，采样率为48MHz，符合系统的要求。
在本方案中，首先要将DSP 输出的500kHz 采样率的数字信号经8倍内插至4M Hz 。这是一个整数倍内插，它的实现方法分两步，第一步在两个相邻采样点之间插入零点，然后用滤波器滤出所要的频谱。可见，实74军 事 通 信 技 术2007年
现内插的关键问题是插零后的数字滤波。数字滤波性能的好坏将直接影响采样率变换的效果及实时处理能力。通常，可以选用FIR 滤波器、积分梳状滤波器(CIC 滤波器)、半带滤波器等。本实验系统中选用了适合于2M 倍内插的半带滤波器。半带滤波器的冲激响应h (k )除了零点不为零外，在其余偶数点全为零，实现2的幂次方倍的内插或抽取时，只需一半的计算量，计算效率高，实时性强。
本实验系统的8倍内插可用3个半带滤波器来完成。半带滤波器的采用，有效地减少了系统时延，降低了系统的复杂程度。在用MAT LAB 进行滤波器设计仿真中，我们选用了阻带衰减 =0.01(40dB )，所得的3个半带滤波器分别为11阶、7阶、7
阶。
图4 M A T L A B 仿真流程图(f 0=1.3×106Hz,f ′s =4×106Hz)
3 原理仿真及FPGA 实现
首先，利用M AT LAB
对系统的原理图5 输入信号的频谱(重复周期:500kHz)及可实现性进行了仿真验证，仿真流程图如图4所示。为
了不失一般性，仿真中，假设输入信号频率分别为100kHz弹力玩具
和50kHz 的两个正弦波的叠加，仿真时间为0.001秒。其
中,x (n )=0.5sin2 ・100×103nT s +sin2 ・50×103nT s ,
(T s =1/f s =2×10-6
(s))。仿真结果如图5、图6所示。两
个图中的频谱只画出了第一个周期，输出信号频谱以4
M Hz 为周期重复，可见，输出信号的频谱经过周
期重复
图6 输出信号的频谱(重复周期:500kHz)后，在10.7M Hz 处将有期望的频谱，证明了方案在理论上
的正确性。
仿真通过后，进行了VHDL 硬件编程仿真，仿真电路
如图7所示。为了验证系统的正确性和可靠性，这里加入
了一个正弦信号发生器产生输入信号，信号频率为100
kHz，采样率为500kHz 。仿真系统中输入信号经过8倍内
插后的频谱如图8所示。通过对输入输出数据进行分析,
证明了系统的正确性和可靠性。经过分析，本系统的时延约20微秒，使用FPGA 的硬件资源情况如表1所示。从表中可以看出,
本方案完全满足硬件平台的要求。图7 V HDL 实现电路图
75 第4期罗 奎等：软件无线电实验系统中内插器的设计、仿真及其FPG A 实现
图8 V HD L 硬件仿真结果频谱图4 结 论
有机玻璃加工设备利用内插实现数字上变频是软件无线电发射机提高
发射频率的重要方法，它解决了发射机由于受器件处理速
度的限制而难以处理高速率采样信号的难题，使采用现有
器件设计软件无线电系统成为可能，在目前的软件无线电
的中频数字化结构中广泛采用。
表1 内插器所需硬件资源类别信息F amily (系列)Cy clone ⅡD evice(器件)EP 2C8T 144C6T ota l log ic element s(逻辑单元总数)688/8256(8%)T ota l r egist ers(寄存器总数)480T ota l pins (引脚总数)49/85(58%)Embedded M ult iplier 9-bit elements (内嵌的9比特乘法器个数)36/36(100%)
本模块在设计时还曾尝试过其他的方案。第一种
方案是将采样率直接内插到48M Hz，然后与中心频率
为10.7M Hz 的载波相乘。此方案理论可行，但由于需
要大量的运算而无法在本实验系统给定的硬件平台上
实现。第二种方案是先内插至2.6M Hz，然后与载波
相乘，再内插至4MHz 。这个方案理论上也是可行的。
但要完成这个内插过程需要进行分数倍内插[3]，而且
中间过程最高采样率达到52M Hz，由于本实验系统的
硬件平台的最高时钟速率为48M Hz，因而也无法实现。第三种方案是先内插至2.2M Hz，与1.1M Hz 的载波相乘，再内插至3.2MHz 。这个方案可以在本实验平台上实现，但是周期重复谱之间的间隔只有0.8MHz，内插性能会受到一定的影响。
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