CN202210168059.6，一种FPGA的伪随机噪声生成器的设计方法，本发明提供了一种FPGA的伪随机噪声生成器的设计方法，基于此方法设计的伪随机噪声生成器具有随机性较强且具有良好的可扩展性。本发明提出了设计思路和系统架构，在Vivado软件中用Verilog设计了各个子模块，然后使用Modelsim软件对子模块进行了联合仿真，并将仿真的数据保存下来放到Matlab中进行的频谱分析，本发明设计通过Modelsim和Matlab验证了功能，该设计可以运用到实际的噪声生成设备中去，并具有可扩展性。

CN202210168059.6，一种FPGA的伪随机噪声生成器的设计方法，本发明提供了一种FPGA的伪随机噪声生成器的设计方法，基于此方法设计的伪随机噪声生成器具有随机性较强且具有良好的可扩展性。本发明提出了设计思路和系统架构，在Vivado软件中用Verilog设计了各个子模块，然后使用Modelsim软件对子模块进行了联合仿真，并将仿真的数据保存下来放到Matlab中进行的频谱分析，本发明设计通过Modelsim和Matlab验证了功能，该设计可以运用到实际的噪声生成设备中去，并具有可扩展性。