晶体Crystal振荡电路原理、分类及设计

Crystal振荡电路原理、分类及设计I晶体

目录1.2.文档简介..................................................................................................................................3晶体振荡电路的工作原理........................................................................................................32.12.22.3石英晶体特性.......................................................................................................................3并联型晶体振荡电路............................................................................................................4串联型晶体振荡电路............................................................................................................63.4.时钟的重要参数.......................................................................................................................6晶体振荡器种类.....................................................................................................................114.14.24.3普通晶体振荡器..................................................................................................................11温度补偿晶体振荡器..........................................................................................................12恒温晶体振荡器..................................................................................................................L（晶体）电路设计................................................................................................145.15.2晶体电路设计器件说明及选择...........................................................................................15PCB布局设计....................................................................................................................166.晶体常见问题举例.................................................................................................................166.16.2不起振问题分析与解决......................................................................................................16频偏过大.............................................................................................................................177.总结.......................................................................................................................................17相关公式推导一...........................................................................................................18相关公式推导二...........................................................................................................20附录一附录二II

1.文档简介本文主要介绍了晶体振荡电路的工作原理，时钟的重要参数，晶体振荡器的种类，晶体电路设计及晶体常见问题的举例。2.晶体振荡电路的工作原理晶体（石英晶体）振荡电路主要由主振电路和石英谐振器组成，主振电路将直流能量转换成交流能量，振荡器频率主要取决于石英晶体谐振器。振荡电路一般采用反馈型电路，按晶体在振荡电路中的作用，又可以分为串联型晶体振荡电路和并联型晶体振荡电路。本章首先介绍石英晶体的特性，然后分别介绍并联型晶体振荡电路和串联型晶体振荡电路的结构及工作原理。2.1石英晶体特性晶体（石英晶体）之所以能作为振荡器产生时钟，是基于它的压电效应：所谓的压电效应是指电和力的相互转化，即，如果在晶体的两端施加压缩或拉伸的力，晶体的两端会产生电压信号；同样的，在晶体的两端施加电压信号，晶体会产生形变。而且这种转化在某特定的频率上效率最高，此频率（由晶片的尺寸和形状决定）即为晶体的谐振频率。实际应用的晶片是由石英晶体按一定的方向切割而成的，晶片的形状可以各种各样，如方形、矩形或圆形等。由于晶体的物理性质存在各向差异性，相同的晶体按不同晶格方向切下的晶片，会产生不同的物理特性。因此，晶体的切割方法是非常重要的，对石英晶体来说，有AT/BT/DT/GT/IT/RT/FC/SC等不同的切法，要根据具体的需求选择相应的切法切割晶片，其中最常用的有AT切和SC切。将晶片的两个表面抛光，涂敷上银层，然后作为两个极引出管脚，再加以封装，就构成了常用的石英晶体谐振器。每个晶片都有其固有的谐振频率，其值与晶片的尺寸成反比，晶片越薄其固有谐振频率越高。由于晶片能承受的机械强度是有限的，其厚度的最小值也是有限的。图2.1所示图形从左至右分别为石英晶体的代表符号、等效电路以及其电抗频率特性示意图。等效电路中C0为切片与金属板构成的静电容，它的大小与晶体的几何尺寸、电极面积有关，一般约几个pF到几十pF。当晶体振荡时，机械振动的惯性可用电感L来等效，一般L的值为几十mH到几百mH。晶片的弹性可用电容C来等效，C的值很小，一般只有0.0002～0.1pF。晶体振动时因摩擦而造成的损耗则用电阻R来表示，它的数值一般为几十Ω。由于晶片的等效电感很大，而C很小，R也小，因此回路的品质因数Q很大，可达1000～10000。加上晶片本身的谐振频率基本上只与晶片的切割方式、几何形状、尺寸有关，而且可以做得精确，因此利用石英谐振器组成的振荡电路可获得很高的频率稳定度。第3页，共20页

图2.1从石英晶体的电抗频率特性示意图可知，石英晶体有两个谐振频率，即（1）当R、L、C支路发生串联谐振时，其串联谐振频率为fs12LC（2）当频率高于fs小于fd时，R、L、C支路呈感性，当与C0发生并联谐振时，其振荡频率为fd12πLC1CCfs1C0C0串联谐振频率fs和并联谐振频率fd之间的区域称为并联谐振区，是晶体正常工作的区域，由于C<

f12πLC1CCfs1C0CLC0CL图2.2皮尔斯振荡电路在皮尔斯振荡电路的基本结构中，CMOS反相器在芯片内体现为一个AB类放大器，它将输入的信号相移大约180°后输出；并且由石英晶体，RS，CL1和CL2组成的π型选频网络产生另外180°的相移。所以整个环路的相移为360°。这满足了保持振荡的一个条件。根据Barkhausen准则，要正确起振和保持振荡，还需满足闭环增益应≥1。然而，仅满足以上条件是不够解释为什么晶体振荡器可以开始振荡。为了起振，还需要向其提供启动所需的能量。一般来说，上电的能量瞬变以及噪声可以提供所需的能量。反相器附近的电阻Rf产生负反馈，因为此时的CMOS反相器是一个真正意义上的反相器，即它的放大倍数趋近于无穷大，而要想构成一个振荡器，要求放大电路有一个合适的增益，这个增益并非越大越好，因此通常会加入反馈电阻降低电路的增益为一个合适的值，这就是加入电阻的作用。该反馈电阻使放大器工作在线性区以便于起振。Rf电阻值很高，范围通常在500KΩ~2MΩ内。RS是驱动限流电阻，主要功能是限制反相器输出，这样晶体不会过驱动（overdriven）。过驱动会损坏晶体，要一直保证晶体消耗的功率在厂商说明书规定范围内。在实际的晶体电路设计中，RS阻值可取0Ω以便后续调整。CL1和CL2组成晶体的负载电容，在实际电路中晶体的负载电容还应包括PCB上的杂散电容CS（StrayCapacitor，包含PCB走线上的寄生电容，晶体及芯片引脚上的寄生电容等），因此实际晶体的负载电容为CLCL1*CL2CSCL1CL2CS一般为几个pF，晶体电路的实际负载电容应与晶体规格书给出的负载电容参数尽可能相等以保证晶体工作频率符合要求。在不考虑CS和RS的情况下，皮尔斯振荡电路中由晶体、CL1和CL2组成的反馈网络的反馈系数理论上可表示成（已公式推导见附录一）：第5页，共20页

1jwCL1CL2kf1CL1jwCL2实际由于有CS和RS的存在，振荡电路中反馈网络的反馈系数不能简单的用上述公式表示，但我们可以从公式中可以推出，增大反相器输出端电容CL2或者减小反相器输入端电容CL1可提高反馈系数，有利于晶体起振。在设计晶体电路设计中一般取CL1=CL2，但有时为便于起振，在保证实际负载电容与供应商提供参数尽可能相等的情况下，可适当增大CL2或者减小CL1。2.3串联型晶体振荡电路由于我们的设计中不涉及串联型晶体振荡电路，因此对于串联谐振模式在这只作简单介绍。串联型晶体振荡电路的晶体置于放大网络与反馈网络之间，起选频作用。只有在晶体的串联谐振频率上，才能完成能量的反馈，维持振荡。而在其他频率上，晶体呈现极高的阻抗，不能完成能量反馈故不产生振荡。串联型晶体振荡电路其目的就是让晶体工作在串联谐振频率上，在晶体的反馈环路中没有电容。图2.3组成的电路就是晶体工作在串联谐振的振荡电路，其中Cs为可调电容，用于微调晶体振荡频率。根据晶体的等效电路，可得晶体新的串联谐振频率为f可得电路的串联谐振频率为ffs。12πLC1C，并考虑C<

频率：时钟频率是逻辑芯片对输入时钟的最基本要求，由第2章的分析可知，晶体时钟频率有如下计算公式：f12πLC1C，其中L、C和C0由晶体自身规格决定，一般C0CL外围电路设计对这些参数不会产生影响，CL为晶体的实际负载电容。当晶体实际负载电容CL与晶体规格书标注的标称负载电容（LoadCapacitance）相等时，此时晶体产生的时钟频率称为标称频率（NominalFrequency，在晶体规格书中和晶体外壳上会注明）。实际频率与标称频率之比称为振荡频率精度，保证振荡频率精度，主要取决于晶体实际负载电容与标称负载电容相同；晶体振荡电路工作时输出时钟频率的稳定度称为振荡频率稳定度，保证振荡频率稳定度主要取决于晶体实际负载电容保持不变。由于实际负载电容（包含PCB上的杂散电容CS）和晶体规格书中注明的负载电容不会完全相等，因此晶体实际产生的频率和标称频率总有一定误差，此误差在晶体振荡电路中体现为输出时钟的频偏。频偏：晶体工作频率和标称频率的频率偏移量称为频偏。实际负载电容和晶体标称负载电容的差异是影响晶体时钟频偏的一个因素，除此之外引起晶体频偏的还有以下几个主要因素：调整频差（FrequencyTolerance）、温度频差（FrequencyStability）和老化率（Aging）。调整频差指在规定条件下，基准温度(25±3℃)时工作频率相对于标称频率所允许的偏差；温度频差指在规定条件下，在工作温度范围内（如0~70℃）相对于基准温度(Refer25℃)时工作频率的允许偏差；老化率指在规定条件下，晶体工作频率随时间而允许的相对变化，以年为时间单位衡量时称为年老化率。以上参数一般都用ppm（百万分之）表示，其参数由晶体规格决定（一般都会在晶体规格书中注明），与外围电路设计无关，但在设计中应使晶体远离热源以减少时钟频偏。晶体振荡电路时钟总的频偏是这些因素共同作用的结果。但对我们的设计而言，虽不能说“调整频差可以通过调整负载电容来抵消”，但是频偏量上可以通过调整负载电容产生的频偏抵消调整频差产生的频偏，所以我们在晶体选型中比较关注的参数是温度频差和老化率。温度频差一般有这样的规律，相对于基准温度（通常是25℃），随着温度的升高，频偏将先减小再增大，即输出频偏将先提高再降低；随着温度的降低，频偏将先增大再减小，即输出频偏将先降低再提高。因此为保证我们的晶体选型合理，需保证温度频差的最大值+年老化率*年限（比如5年）<芯片对时钟频偏的要求，另外为保证我们设计的合理，需保证负载电容与调整频差共同作用产生的频偏（即在常温下我们测试出来的频偏）+保证温度频差的最大值+年老化率*年限（比如5年）<芯片对时钟频偏的要求。峰峰值VP-P：晶体工作时消耗的有效功率称为驱动电平（DL，DriveLevel），晶体规格书中一般会给出晶体驱动电平的最小值和最大值。为保证晶体正常工作，输入晶体的时钟（正弦波）峰峰值VP-P不可过大或者过小，过大的峰峰值会使晶体消耗的有效功率超过最大驱动电平，容易造成晶体过度的机械振动而导致不能正常工作；同时，输入峰峰值太小会引起晶体不容易起振。在图2.2的晶体电路中，相对于流经CL1的电流，放大器的输入电流可忽略不计，因此假定经过晶体的电流等于流经CL1的电流，故我们可根据公式PIR，其中2I2VPPFCtot，推出晶体工作时的近似驱动电平：2第7页，共20页

1DLESR(FCtot)2(Vpp)22其中：ESR为晶体的等效串联电阻（晶体规格书中给出），F=晶体的频率，VP-P为图2.2中CL1端使用小电容分布探头（探头输入电容越小测试越精确）测量电压的峰峰值，Ctot是反相器输入端的总电容，可用如下公式计算：Ctot=CL1+CS/2(PCB上的杂散电容)+Cprobe(探头的电容量)晶体工作时实际驱动电平可通过电流探头测量晶体流出CL1端的电流有效值，然后根据公式PIQRMS2ESR得出，实测当Ctot取值与实际接近时，用上述近似计算公式得出的DL与用测电流的方式得出的结果是接近的。驱动电平大于晶体规格所能承受的最大驱动电平时，我们就需要增大图2.2中限流电路RS的值以减少输入晶体两端的电压峰峰值。但过大的RS就有可能导致反相放大器输出时钟峰峰值不理想，还可能引起晶体不起振（在第6章晶体不起振分析与解决中有详细论述），因此选择RS的原则是在保证晶体驱动电平小于晶体最大驱动电平且时钟输出幅值理想的情况下应尽量取小（一般选取RS=0即可满足要求）。上升和下降时间：时钟上升阶段从稳态值的10%上升到90%所需时间称为上升时间，下降阶段从稳态值的90%下降到10%所需时间称为下降时间。一般以晶体为时钟源的逻辑芯片对输入时钟的上升和下降时间（晶体规格书中一般未注明）不会有很高要求，晶体外围电路的设计对时钟的上升和下降时间的调整也非常有限，因此我们在晶体电路设计中往往并未特别关注时钟的上升和下降时间是否可满足各时序要求。但对时序要求较高的逻辑芯片（此类芯片的时钟源一般是高规格的晶振，对于晶振在此不详细讲述）我们就需要特别关注时钟的上升时间和下降时间是否满足芯片的要求。值得一提的是有时我们会发现我们设计产生的时钟并未满足芯片对上升和下降时间的要求但芯片仍能正常工作，个人认为这主要有以下两个原因，一、芯片给出的上升和下降时间的要求留有一定余量；二、芯片给出的要求并不是针对外部输入时钟，而是针对芯片内部对输入时钟再处理（可能包括信号放大，使正弦波变成方波等过程）后的时钟，最终芯片采样时钟上升时间和下降时间满足芯片要求。占空比：占空比是指高电平在一个周期内所占的时间比例，多数时钟信号的标称占空比为50%，晶体时钟的占空比与上升和下降时间类似，外围电路调节能力有限，但一般均能满足芯片对输入时钟占空比的要求，在此不再详述。启动时间：启动时间是指振荡器起振并达到稳定所需的时间。晶体起振产生时钟所需的能量来源于上电的能量瞬变以及噪声，但只有在并联谐振区范围内的能量才能被振荡电路放大最后达到稳定，这部分能量相对于全部能量来说只是一小部分，这也就是为什么晶体振荡器往往需要相当长的时间才能启动的原因。晶体振荡电路的闭环增益越大，启动时间就越小，因此由2.2节的分析可知，在实际晶体电路设计中，增大反相器输出端电容CL2或者减小反相器输入端电容CL1可减少启动时间。抖动：信号的某特定时刻相对于其理想时间位置上的短期偏离即为抖动，如图3.1所示。抖动是一种非常重要却被人了解比较少的现象，抖动直接减小了逻辑数字系统的建立保持时间的余量，对于那些设计时本身时序余量较小的逻辑芯片，过大的抖动会严重影响逻辑运作。时钟抖动可分为固有抖动和非固有抖动，其中时钟的固有抖动主要是由热噪声（在温度平衡第8页，共20页

条件下由于电荷载流子的随机运动所产生的噪声）引起的，幅度上的噪声可转化为时序抖动，较小的上升/下降边沿时间可保证较小的时序抖动，但无法从设备或系统中完全消除此类抖动；非固有抖动和设计相关，换句话说这类抖动可以通过适当的改进设计加以控制和改善，引起此类抖动的主要原因有注入噪声（EMI/RFI）、线路不稳定等，为减小时钟抖动，在设计中应将时钟电路远离噪声源（如开关电源）。图3.1常见的抖动术语：1.周期抖动PeriodJitter：周期抖动是测量信号周期（Period）在多个周期（cyclesPeriod）间的变化。2.周期到周期抖动Cycle-to-CycleJitter：周期到周期抖动是测量信号相邻周期之间的变化。3.时间间隔误差TimeIntervalError：TIE又称phasejitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。这三种抖动的峰峰值和有效值的计算方法是相同的，以TIE为例，假设J1，J2，J3……JN-1，JN是时钟第一个到第N个上升沿与理想位置的偏差，将所有偏差进行数理统计，在所有样本中出最大值和最小值，两者相减可以得到TIE抖动的峰峰值，即：JPeaktoPeakmaxJnminJn假设N为测试的样本总数，抖动的平均值可表示为：NJMEAN1NJnn1抖动的有效值（即RMS值）为所有样本的1个Sigma值，即：21NJnJMEANN1n1J第9页，共20页

图3.2是三个抖动术语的有效值的计算举例：图3.2三个抖动术语的标准偏差的计算举例在我们的硬件调试及测试过程中所测的时钟抖动项主要关注的是TIE(时间间隔误差)项，可用示波器Textronix7354中的onetouchJitter项进行测试，通过此项测试可得到时钟的TIE抖动直方图（Histogram，将每个周期的抖动值作统计直方图），抖动频谱（Spectrum，将抖动随时间的变化做快速傅立叶变换），眼图（EyeDiagram）和TJ@BER：Bathtub（误码率和总抖动的关系图，如为保证误码率为10-12，总抖动必须控制在0.5UI，一个UI就是1比特信息所占有的时间，即时钟的一个周期）。图3.3为某125M时钟的TIE抖动各测试波形图。对于抖动存在异常的时钟，从频谱图中可以看出抖动较大的频率点，到频点后，可以到电路板上主频或者谐波为该频率的芯片和PCB走线，进一步调试和分析。图3.3125M时钟抖动测试波形图3.4是此125M时钟进行onetouchJitter测试的数据结果，从图中可以直接查看各参数的测试均值（Mean），标准差（StdDev），最大值（Max），最小值（Min）及峰峰值（p-p），图中的Population为测试数量，RJ为上述的随机抖动量，DJ为确定性抖动量。第10页，共20页

图3.4125M时钟抖动测试数据表格上述测试值需符合芯片对时钟抖动的要求。晶体时钟一般对抖动没有严格的要求，TIE的测试峰峰值在皮秒（ps）级别的都是可以接受的。在时钟抖动测试中，有以下要点：1.选择合适的带宽：为了准确测量到时钟的边沿，通常，示波器的带宽在时钟频率的5倍以上，对于某些边沿很快的时钟，甚至需要仪器带宽大于10倍时钟主频。2.选择合适的测试点：由于时钟链路可能使用了各种端接策略或者星形拓扑结构，在发送端探测时钟可能没有太大的参考意义，通常是在时钟链路的靠近接收端处探测和分析。3.保证地线尽量短：探头的地线较长时，引入的寄生电感可能导致测量到的波形失真，较长的地线构成的信号环路也更容易受到电磁干扰。4.信号幅度尽量占满整个屏幕：信号幅度尽量占满示波器的整个屏幕才可以保证足够的测试精度尽量的高。5.固定到合适的采样率：使用合适的采样率，保证在时钟的边沿采集到足够的采样点。在时钟抖动测试评估过程中，我们可能会遇到难点，如有的芯片厂商直接给出的抖动的pk-pk值，而没有指明对哪种抖动的要求；芯片厂商给出的名称与测试仪器厂商的名称一致，但实际描述的含义却不一致；有的芯片厂商对时钟抖动指标要求不严谨；有的芯片厂商给出的时钟抖动的指标要求比较随意，指标的给出没有相应的根据。因此我们在测试时钟抖动之前或者遇到问题时首先应该明确供应商给出的抖动参数具体是哪种抖动的要求，如与我们测试项不符，应让供应商提供TIE的抖动参数。4.晶体振荡器种类晶体振荡电路配合不同的外围电路组成的晶体振荡器主要有以下几种：4.1普通晶体振荡器普通晶体振荡器是使用量最大、应用最普遍的一种晶体振荡器，大量用于各种电子设备中，如在计算机中作为时钟信号源。它只含有主振电路和输出电路，而没有对温度对频率的影响采取任何措第11页，共20页

施，输出电路用于对振荡信号进行放大、选频和在主振电路与负载之间起隔离作用。普通晶体振荡器的基本组成如图4.1所示。图4.1普通晶体振荡器框图普通晶体振荡器结构简单，技术指标明显优于通常的RC和LC振荡器，其频率稳定度一般条件下容易达到10-4~10-5。影响普通晶体振荡器的频率变化的主要因素是工作温度，与频率—温度效应相比晶体的老化效应要小得多。4.2温度补偿晶体振荡器温度补偿晶体振荡器（TCXO）是通过附加的温度补偿电路使由周围温度变化产生的振荡频率变化量削减的一种石英晶体振荡器。它可以在宽的温度范围内保证10-6~10-7的频率稳定度。TCXO主要包括可以压控调节频率的晶体振荡电路（VCXO）和含有温度敏感器件的补偿网络或处理线路。温度补偿方法可以有模拟的、数字的和微机补偿几种。4.2.1模拟方式的温度补偿晶体振荡器模拟方式的温度补偿晶体振荡器的原理框图如图4.2所示，主振电路中的调频电容为一只变容二极管，变容二极管两端的电压取自热敏电阻补偿网络。该补偿网络的输出电压可以随环境温度的变化而变化，使得该电压对温度的变化关系与所用晶体的频率—温度特性相对应，通过变容二极管对晶体频率进行调节后，补偿晶体频率随温度的变化，使振荡器的输出信号的频率受温度的影响被大大减少。图4.2TCXO原理框图4.2.2数字和微机方式的温度补偿晶体振荡器数字和微机方式的温度补偿晶体振荡器DTCXO和MCXO结构框图如图4.3所示。第12页，共20页

图4.3DTCXO和MCXO结构框图DTCXO和MCXO利用数字的方式产生控制压控型晶体振荡器VXCO的补偿电压，在DTCXO中利用存储器，建立温度传感信号和VXCO控制信号的关系，可以实现逐点补偿。因此，数字方式的温度补偿晶体振荡器具有比模拟方式更高的温度补偿精度。单纯的数字式温度补偿晶体振荡器DTCXO主要利用大容量的存储器，对VXCO进行过细地补偿以保证精度。在微机补偿的温度补偿晶体振荡器中，常常利用单片机对晶体振荡器进行补偿处理，而且采用公式（如一个或多个多项式）来表达晶体振荡器的温度—频率特性或者温度—频率控制特性，并且还结合一定的有效算法，这样可以有效提高补偿精度和大大减小对存储器容量的要求。数字方式的温度补偿晶体振荡器采用了量化处理的方法进行补偿，对振荡器所附加产生的量化噪声是不容忽视的。因此，DTCXO和MCXO的短期频偏稳定度和抖动指标要低于模拟方式的温度补偿晶体振荡器TXCO。有时为了提高稳定度和抖动指标，就不得不采用更多位数的A/D、D/A转换器和更大容量的存储器，这样又大大提高了造价。4.2.3集成化的TCXO在20世纪90年代初期，一些国外的企业就开始研究全集成电路的TCXO。近年来，集成电路的TCXO已经成熟，代表性的有日本KAWASAKI公司的KA5ST和芬兰MICROANALOGSYSTEMS公司的MAS9270及MAS9272等。全集成电路的TCXO在硬件设计方面，没有使用热敏电阻网络，而采用了类似于半导体PN结的温度传感器和由运算放大器组构成的三次曲线发生器，组合产生对VCXO的温度补偿电压。根据对具体VCXO的温度实验结果，通过数据写人的方法进行补偿，避免了传统的TCXO必须在温度实验和计算的基础上进行电阻和热敏电阻的繁琐挑选。这种集成电路只需要和晶体谐振器结合，而几乎不需要其他别的器件，就可以构成温度补偿晶体振荡器。全集成电路的TCXO不像通常的TCXO或DTCXO，在温度实验时要求每个5°C或10°C采集一个温度—频率或者控制电压数据。这种集成化的TCXO只要求在全温度范围内采集5个或3个温度下的频第13页，共20页

率数据，而且温度的间隔并不要求均匀，但也对所采用的晶体的特性指标甚至具体参数有了更严格的要求。这种集成电路结构的温度补偿振荡器电路具有很好的工作一致性，通过大批量生产大大降低了IC的价格和生产成本。和传统的TCXO的生产过程相比，这种集成电路结构的温度补偿振荡器的生产过程更加简化。对集成化的TCXO再进行二次数字及微机补偿，也就是对已经补偿过的振荡器再使用数字补偿，可以把其频率稳定度再提高10倍左右，使得在集成化的TCXO的±1X10-6左右的基础上，最终实现确保±2X10-7。4.3恒温晶体振荡器绝大多数高稳定度晶体振荡器都采用将晶体恒温的方法，使用精密的恒温控制槽，将槽内温度调节到晶体谐振器的零温度系数点上（在同样温度变化值的情况下，产生的频率变化也最小）。这样能最大限度地克服温度对晶体振荡器频率的影响。在所有的晶体振荡器中，恒温晶体振荡器（OCXO）的稳定度最好，老化率最小，被广泛用作标准频率源。在OCXO方面，也出现了一些新的设计和产品，如内加热的晶体振荡器和体积小的真空封装的OCXO。这些措施有利于降低功耗、减小体积和缩短预热时间。l（晶体）电路设计使用晶体作为时钟源时，芯片内部都已集成反向放大器，因此晶体电路设计简单，外围器件较少，不同产品此部分电路的设计都是大同小异。晶体的封装由插件的和贴片两种，插件晶体只有两个引脚，贴片晶体既有两个引脚的又有四个引脚的，四个引脚的晶体封装相对于两个引脚的只是多了两个用于将金属外壳接地的引脚。两引脚的晶体电路设计如图5.1所示：图5.1两引脚晶体电路设计四引脚的晶体电路设计如图5.2所示：第14页，共20页

图5.2四引脚晶体电路设计5.1晶体电路设计器件说明及选择从图5.1和图5.2可以看出，晶体电路主要由晶体Y1、反馈电阻R1、限流电阻R2和负载电容C1及C2组成，下面逐个介绍各器件的作用和选用标准。晶体Y1和负载电容C1、C2：起选频及反馈作用。根据芯片对输入时钟的参数要求，如频率、最大频偏、抖动等选择符合要求的晶体Y1，然后由Y1的负载电容CL参数并结合公式CLC1*C2CS选择C1、C2的值，使晶体的实际负载电容与供应商给出的参数尽可能C1C2相等。在选用晶体Y1时，对于符合要求的不同型号晶体，还需考虑成本和封装等因素。如对于都符合要求的贴片和插件晶体，贴片晶体封装小于49S封装的插件晶体，但成本一般会高于插件晶体。对于PCB布局紧张的产品，应选择贴片晶体，目前一般最小的贴片晶体封装是长*宽为2.0mm*1.6mm。表5.1是一款插件晶体在常温下在不同机型上测试的频偏值，可由晶体牵引度的概念（详见附录二）简单验证表格中测试数据的正确性，实际负载电容越大，则改变相同的负载电容值引起的频率变化量就越小。取C1=C2=30pF时为正偏，即C1*C2CS<20，则CS<5pF；取C1=C2=33pF时为负偏，即C1C2C1*C2CLCS>20，则CS>3.5pF。测试结果可以推出0.5pF

反馈电阻R1：它的作用是通过引入反馈降低反相器的增益为一个合适的值，并使反相放大器工作在线性区，该反相放大器放大晶体的并联谐振区域内的噪声，从而引发晶体起振。某些IC已将此反馈电阻内嵌在其芯片内部的振荡电路中（如ST的MCU），此时外围无需再增加此电阻。芯片内部是否集成了此电阻最好是向供应商询问或者是查看参考设计和资料，如不确定，可作NC处理，后续可根据实际测试结果进行添加或者删除。我们的判断是：若在外围电路不加此电阻的情况下如果晶体能正常起振（包括通过高低温开关机和其他测试），则认为芯片内部已集成此电阻，外围可不加此电阻；若外围电路除去此电阻后晶体无法正常起振，则认为判断芯片内部没有集成此电阻，外围需加此电阻。另外，此电阻的取值范围很宽，几百KΩ到几MΩ都能满足要求，所以即使芯片内部和外围电路都加了此电阻也能符合要求的。限流电阻R2：它的作用是限制晶体的驱动电平，如果晶体的功耗超过晶体供应商给出的最大驱动电平，则此电阻是必须的，用以避免晶体由于过驱动而造成晶体损坏。如果晶体的功耗小于最大驱动电平，那么可取R2=0Ω，料号为2201500004，封装为R0402。设计时可先取R2=0Ω，然后根据公式计算晶体工作时的DL1ESR(FCtot)2(Vpp)2，2Ctot=C1+CS/2(PCB上的杂散电容)+Cprobe(探头的电容量)，各参数具体含义详见第3章峰峰值VP-P部分，若计算得出的DL小于供应商给出的最大驱动电平，则R2的设计符合要求。需要补充的是，晶体供应商给出的ESR一般都是最大值，而实际值往往比最大值小很多。5.2PCB布局设计晶体时钟电路因为是高速电路，在PCB布局时还应特别注意以下几点：1.晶体与IC之间的信号线尽可能保持最短。时钟信号线越长，对EMC与串扰的影响就越大，而且长线路还会给振荡器增加寄生电容。2.尽可能将其它时钟线路或频繁切换的信号线路布置在远离晶体连接的位置，即高速信号线远离晶体时钟信号线。3.4.时钟信号线下方要保证完整的地平面。晶体电路应尽可能远离热源。6.晶体常见问题举例6.1不起振问题分析与解决在晶体电路设计中遇到的最常见的问题就是晶体不起振，要到晶体不起振的原因，首先需确认晶体引脚是否有虚焊，晶体质量是否有问题，晶体引脚之间是否有高频信号通过，若不存在上述问题，那么问题就出在晶体电路的设计上。。第16页，共20页

6.2频偏过大在晶体电路设计中另一个常见问题是时钟频偏过大导致电路板异常，如交换机数据转发延时大，数据转发时丢包，通信时逻辑错误导致无法正常通信等。7.总结设计一个理想的晶体振荡电路需重点关注晶体的频偏，起振条件以及驱动电平，本文对晶体的工作原理，重要参数，晶体振荡器的种类及晶体电路的设计进行了重点介绍，最后对晶体设计中常见的不起振问题和频偏过大问题进行了举例说明，通过阅读本文可以更好的理解晶体电路的设计原理及注意事项。第17页，共20页

附录一相关公式推导一采用LC谐振回路作为选频和移相电路的振荡器，称为LC振荡器。所谓三点式振荡器，是指从LC谐振回路引出三个端点，与晶体管的三个电极分别连接而组成的一种振荡器。三点式振荡电路的一般结构形式如图7.1所示。图7.1三点式振荡器一般结构形式为在图7.1a中，振荡回路由三个阻抗ZBE、ZCE、ZCB组成，并分别与晶体管B、E、C相连接，I回路电路。为了简化起见，假定ZBE、ZCE、ZCB都是纯电抗，即ZBE=jX2，ZCE=jX1，ZCB=jX3，如图7.1b所示。与U反相，即忽略晶体管的电抗效应，设LC谐振回路的Q值很高，在谐振频率f0处，UFojXU2，反馈系数为A(f0)，由图7.1b可得，UFojX2jX3UX2kfFUX2X3o谐振时，电路处在平衡状态，振荡频率fosc近似等于回路谐振频率f0，即能满足X1X2X30第18页，共20页

由此可得X2X3X1，所以UX2XkfF2UX2X3X1o另外根据振荡器相位平衡条件T(fOSC)A(fOSC)F(fOSC)以及A(fOSC)，有F(fOSC)。由此可得出，X1与X2应为同性电抗，X3为异性电抗。可以确定LC三点式振荡器电路的构成原则：为满足相位平衡条件，与晶体管发射极相连的电抗（X1与X2）应为同性电抗，与基极与集电极连接的电抗（X3）应为异性电抗。图2.2的皮尔斯振荡电路也可简单等效为图7.2所示电路（不考虑RS和CS影响），在此电路中晶体呈感性，满足上述的振荡条件，由此可得出1jwCL1CL2kf1CL1jwCL2图7.2皮尔斯振荡电路的等效电路第19页，共20页

附录二由2.1章节分析可知，f相关公式推导二1CC，由于C<