verilog语言always语句

verilog语言always语句

1. always@(posedge clk) d

这是最基本的always语句，表示在时钟上升沿时执行d中的代码。

2. always@(negedge rst) d

这个always语句表示在复位信号下降沿时执行d中的代码。

3. always@(a or b) d

这个always语句表示在a或b发生变化时执行d中的代码。

4. always@(a and b) d

这个always语句表示在a和b同时发生变化时执行d中的代码。

5. always@(posedge clk or negedge rst) d

这个always语句表示在时钟上升沿或复位信号下降沿发生时执行d中的代码。

6. always@(posedge clk, posedge rst) d

这个always语句表示在时钟上升沿和复位信号上升沿同时发生时执行d中的代码。

7. always@(a) if(a) d

这个always语句表示在a发生变化并且a为真时执行if语句中的代码。

8. always@(a) if(!a) d

这个always语句表示在a发生变化并且a为假时执行if语句中的代码。

9. always@(a) case(a) ...endcase

这个always语句表示在a发生变化时执行case语句中的代码，根据a的不同值执行不同的分支。

10. always@(posedge clk) count <= count + 1;

这个always语句表示在时钟上升沿时执行赋值操作，将count的值加1。